专利名称：半导体存储器试验装置的制作方法
技术领域：
本发明涉及一种适合于试验作为集成电路的存储器(半导体集成电路存储器，以下称为IC存储器)这样的半导体存储器的存储器试验装置，详细地说，涉及一种存储半导体存储器的试验结果的不良解析存储器。
在图4中表示出了这种现有的存储器试验装置的基本构成。举例的存储器试验装置由定时发生器11、方式发生器12、波形整形器14、逻辑比较器16和不良解析存储器13构成。
通过提供由定时发生器11所发生的基准时钟，方式发生器12发生提供给被试验IC存储器(以下简称为被试验存储器)15的地址信号(ADR)、试验方式数据信号(DATA)、控制信号(CNTL)。这些信号被提供给波形整形器14而整形为试验中所需要的波形，然后，施加给被试验存储器15。
被试验存储器15根据经过波形整形器14所送来的控制信号而控制其写入和读出动作，来进行由波形整形器14所施加的试验方式数据的写入动作和该写入的试验方式数据信号的读出动作。被写入到被试验存储器15中的试验方式数据信号在其后被读出，该读出的试验方式数据信号被提供给逻辑比较器16，在这里，同由方式发生器12所提供的期待值方式数据信号(EXP)进行比较，检测是否在两个信号之间存在不一致，以此来进行被试验存储器15是否良好的判定。
当两个信号不一致时，从逻辑比较器16给不良解析存储器13输出故障(failure)信号，与该故障信号相对应的故障数据被存储在由来自方式发生器12的地址信号(ADR)所指定的不良解析存储器13的地址中。通常，当两个信号相一致时，逻辑比较器16发生合格(pass)信号，而不把与该合格信号相对应的数据存储到不良解析存储器13中。
这样一来，在不良解析存储器13中存储代表在一连串的试验中所发生的被试验存储器15的不良存储器单元位置的故障数据。在试验结束后，参照存储在该不良解析存储器13中的故障数据来进行被试验存储器15的不良解析。例如，在为了补救错误而加以利用的情况下，通过读出的故障数据来制作故障图，来判定是否能够通过设在被试验存储器15中的补救手段来补救检测到的不良位置(不良单元)。
上述不良解析存储器13具有四个输入输出端子I／O1、I／O2、I／O3和I／O4(被试验存储器15的位宽为四位)，为此，在四位的试验方式数据信号被提供给被试验存储器15时，不良解析存储器15被构成为图5所示的那样。
图5与被试验存储器15一起表示图4所示的不良解析存储器13和逻辑比较器16的一个具体例子。地址信号和四位的试验方式数据信号由方式发生器12通过波形整形器14提供给被试验存储器15，来进行试验方式数据信号的写入和读出。
从被试验存储器15所读出的四位的试验方式数据信号在逻辑比较器16中与由方式发生器12所提供的期待值方式数据信号进行比较。逻辑比较器16由分别连接在被试验存储器15的对应输入输出端子I／O～I／O4上的四个逻辑门组成，当从被试验存储器15所读出的试验方式数据信号与由方式发生器12所提供的期待值方式数据信号相一致时，输出指示该存储器单元是正常的逻辑[1](H逻辑)的脉冲信号，当两个信号不一致时，输出指示该存储器单元是不正常的逻辑
(L逻辑)的故障信号。这些故障信号FAL1～FAL4被提供给不良解析存储器13。
不良解析存储器13，由于在该例子中被试验存储器15的位宽是四位，所以由具有分别连接在被试验存储器15的四个输入输出端子I／O～I／O4上的一位的数据宽度的四个存储器例如静态RAM(随机存取存储器，以下称为X1SRAM)所构成，故障数据被分别存储在这四个X1SRAM(X1SRAM1、X1SRAM2、X1SRAM3、X1SRAM4)中。
在图示的例子中，在由逻辑比较器16所输出的故障信号FAL1～FAL4被提供给各X1SRAM1～X1SRAM4的芯片选择端子／CS之后，仅在试验方式数据信号和期待值方式数据信号不一致的情况下，L逻辑被输入芯片选择端子／CS，该L逻辑所输入的X1SRAM成为启动状态。由此，与供给X1SRAM的写入端子WE的写入指令脉冲WE同步而提供给数据输入端子FD0～FD3的H逻辑写入到在该时刻提供给该X1SRAM的地址端子An的地址信号所指定的地址中。
这样一来，故障数据被依次写入到各X1SRAM1～X1SRAM4中。图6表示与不良解析存储器13相对的故障数据的存储格式的一个例子。
上述的不良解析存储器13的结构和动作是试验通常速度(比较低的速度)的半导体存储器时的结构和动作。半导体存储器试验装置也附加有高速的试验半导体存储器的结构。
具体地说，附加有这样的结构对应于被试验存储器15的各输入输出端子，在不良解析存储器13上设置多个通常速度且相同存储容量的存储器，把该多个存储器错开少许定时，即，进行时分动作来提高作为整体的工作速度，就能存储高速存储器的故障数据。下面把这样的动作称为交替(interleave)动作。
为了执行交替动作，在图5所示的例子的情况下，需要设置将图示的不良解析存储器13的存储器结构(由X1SRAM1～X1SRAM4构成)进行时分的数(下面称为交替的相(way)数)。一个存储器结构也被称为存储体(bank)，如果交替动作的相数为四相，就需要准备四个存储体。即，需要设置四组由X1SRAM1～X1SRAM4构成的存储器结构。这样，将各组的X1SRAM1～X1SRAM4进行交替动作(时分动作)。
图7是表示四相交替动作的概况的波形图。如图7C所示的那样，从高速的被试验存储器所读出的高速故障数据HFAL按照图7B所示的四相存储体选择信号S1、S2、S3、S4被分别分配存储在四个存储体#1～#4中。这样，构成各存储体#1～#4的X1SRAM1～X1SRAM4能够以比高速故障数据HFAL的周期长四倍的周期T来进行动作。
图8表示能够切换高速和低速方式来动作的现有的不良解析存储器13的构成的一个例子，在该例子中，表示出由多个不良解析存储器单元131～13m构成不良解析存储器13的情况。
如果不管高速试验方式和低速试验方式的差别而使能够同时进行试验的被试验存储器的数量为m个的话，则不良解析存储器单元也设置131～13m的m个。在m个不良解析存储器单元131～13m中分别设置存储器控制部MCON和存储块MBLK．。该存储块MBLK包括与交替动作的相数相对的存储体(存储器构成)BNC#1～BNC#n。在图示的例子中，为了使n相的交替动作能够进行，各存储块具有存储体BNC#1～BNC#n的n个存储体。各存储体由与被试验存储器的位宽相同数量的存储器X1SRAM构成。
存储器控制部MCON由故障格式部FLFO、存储体选择部BLSE、动作频率寄存器FRG、移位器(shifter)FT所构成。
故障格式部FLFO切下(取出)与被试验存储器的输出位宽相对应的位宽，给各个存储体BNC#1～BNC#n提供具有与被试验存储器输出的位宽相同位宽的故障数据。
存储体选择部BLSE输出与低速试验方式和高速试验方式相对应的存储体选择(bank select)信号。即，在低速试验方式中，通过在动作频率寄存器FRG中所设定的值而生成存储体选择信号，通过地址信号(通常是为了选择由方式发生器12所发生的地址信号内的X1SRAM的上位)，一般仅向第一存储体BNC#1输出该存储体选择信号，把该存储体BNC#1设定为动作方式。
在高速试验方式中，移位器SFT动作，通过来自该移位器SFT的输出信号而生成与交替动作的相数相对应数量的多相存储体选择信号(参照图7B)。把该多相存储体选择信号按照地址信号的上位依次进行切换而提供给n个存储体BNC#1～BNC#n，使各存储体BNC#1～BNC#n交替动作。
与施加在被试验存储器15上的地址信号相同的地址信号(一般是由方式发生器12所发生的地址信号内的下位)被提供给构成各存储体BNC#1～BNC#n的多个(对应于被试验存储器的位宽的数量，在本例子中为四个)的X1SRAM的各地址输入端子An，来访问与被试验存储器15相同的地址。在各X1SRAM的数据输入端子FD上提供H逻辑，在提供了L逻辑的故障数据的情况下(在从被试验存储器15读出的数据与期待值数据不一致的情况下)，在由此时提供给地址端子An地址信号所指定的地址中写入H逻辑。
如上述那样，在现有技术中，半导体存储器试验装置具有能够在低速试验方式和高速试验方式两种方式下工作的结构。在低速试验方式下，如图9所示的那样，成为主要使用各存储块MBLK内的第一存储体BNC#1的结构，而剩余的存储体BNC#2～BNC#n仍为未使用状态。
因此，在低速试验方式下，仅使用安装在不良解析存储器13中的存储器的交替动作相数相对的一个存储器，则与存储器试验相关的成本(试验成本)变得昂贵。即，在交替动作的相数为四相的情况下，仅使用安装在存储器内的1／4的存储器，装备所需的费用对单位时间内能够试验的被试验存储器的个数之比较大，故试验成本较高。
一般，为了降低在存储器试验中所需的成本，是通过增加能够同时进行试验的半导体存储器的数量来实现的，但是，在实际中，在低速试验方式中，如果增加能够同时进行试验的半导体存储器的数量的话，就会使在高速试验方式下未使用的、原样放置的存储器(不良解析存储器)的数量增加。其结果，在存储器试验装置的制造中所需要的费用上升，在此点上，存在使试验成本上升的缺点。
本发明的目的是提供一种半导体存储器试验装置，能够在低速试验方式时，把构成不良解析存储器的存储器器件的利用率提高到100％，通过较少的存储器器件来存储多个被试验存储器的故障数据。
根据本发明，为了实现上述目的，提供一种半导体存储器试验装置，在存储对被试验半导体存储器进行试验的结果的故障数据的不良解析存储器中，设置与能够在对高速半导体存储器进行试验的高速试验方式下同时进行试验的半导体存储器的个数相同数量的存储块，在这些存储块中，分别具有与交替动作的相数相对应的数量的存储体，在对低速的半导体存储器进行试验的低速试验方式下，把上述不良解析存储器的各存储块的各存储体指定给同时进行试验的被试验存储器的故障数据的存储区域，把各被试验存储器的故障数据存储到各存储体中。
上述不良解析存储器具有与能够在高速试验方式下同时进行试验的半导体存储器的个数相同数量的不良解析存储器单元，各不良解析存储器单元由与交替动作的相数相对应的数量的输入端子组、存储器控制部和上述存储块所构成，上述存储器控制部包括与交替动作的相数相对应的数量的故障格式部，发生选择上述存储块的存储体的存储体选择信号的存储体选择部。
上述存储器控制部的上述输入端子组，其中的一个输入端子直接连接在一个故障格式部上，其余的输入端子通过切换手段的一方的输入端子而分别连接在相应的其余故障格式部上，而且，在这些切换手段的各个另一方输入端子上连接上述直接连接的一个输入端子。而且，在上述存储器控制部的上述输入端子组上分别提供在上述低速试验方式下同时进行试验的半导体存储器内的一个被试验半导体存储器的低速故障数据，在上述存储器控制部的上述直接连接的一个输入端子上提供在上述高速试验方式下同时进行试验的半导体存储器内的一个被试验半导体存储器的高速故障数据。
在优选的实施例中，上述切换手段分别是多路复用器，这些多路复用器，在上述高速试验方式下，仅把上述直接连接的一个输入端子分别连接在上述相对应的其余故障格式部上，而在上述低速试验方式下，把上述其余的输入端子连接在上述相对应的其余故障格式部上。
根据上述构成的本发明涉及的半导体存储器试验装置，特别是在低速试验方式下，由于把构成各存储块的多个存储体分别指定给一个被试验存储器的故障数据存储区域中，就能几乎100％地利用不良解析存储器。其结果，能够构成这样的不良解析存储器在使交替的相数为n相并使在高速试验方式下能够同时进行试验的被试验存储器的数量为m的情况下，通过使用存储m个被试验存储器的高速故障数据的不良解析存储器，来在低速试验方式下存储m×n个被试验存储器的故障数据。
这样，即使在增大了在低速试验方式下能够同时进行试验的半导体存储器的数量的情况下，也能大幅度减少在未使用状态下放置的存储器的数量。这样，就有能够提高存储器的利用率的优点。
附图的简要说明如下
图1是表示将本发明涉及的半导体存储器试验装置的一个实施例以低速试验方式动作时的不良解析存储器的构成的方框图；图2是表示将本发明涉及的半导体存储器试验装置的一个实施例以高速试验方式动作时的不良解析存储器的构成的方框图；图3是用于说明本发明涉及的半导体存储器试验装置的一个实施例的主要部分的技术思想的视图；图4是表示现有的半导体存储器试验装置的一个例子的整体简要构成的方框图；图5是表示在现有的半导体存储器试验装置中所使用的不良解析存储器的构成的方框图；图6是用于说明图5所示的不良解析存储器的故障数据的存储格式的视图；图7(A)、图7(B)、图7(C)是用于说明交替动作的波形图；图8是表示用于执行交替动作的现有的不良解析存储器构成的方框图；图9是用于说明能够执行交替动作的现有的不良解析存储器的缺点的视图。
下面结合附图具体说明一优选实施例。
图1是表示将本发明涉及的半导体存储器试验装置的一个实施例以低速试验方式动作时的不良解析存储器的构成的方框图。图2是表示将本发明涉及的半导体存储器试验装置的一个实施例以高速试验方式动作时的不良解析存储器的构成的方框图。在图1和图2中，与图8相对应的部分、元件使用相同的标号来表示，故省略不必要的说明。
该实施例，与参照图8说明的现有的不良解析存储器13相同，表示的是在高速试验方式时能够同时进行试验的被试验存储器的数量为m个的情况。为此，在不良解析存储器13中设有m个不良解析存储器单元131～13m。
在本发明中，在m个不良解析存储器单元131～13m上分别设置与交替动作的相数n相同数量的n个输入端子组IN1～INn，在低速试验方式时，在全部输入端子组IN1～INn上分别输入低速故障数据LFAL1～LFALn。
另一方面，在各个不良解析存储器单元的存储器控制部MCON中设置与交替动作的相数n相同数量的故障格式部FLFO1～FLFOn，通过这些n个故障格式部FLFO1～FLFOn来把低速故障数据LFAL1～LFALn分别存储到设在各存储体MBLK中的n个存储体BNC#1～BNC#n中。
由于各不良解析存储器是相同的结构，则在图1和图2中作为代表例子仅具体地示出第一不良解析存储单元131的构成，下面根据该具体例子进行说明。被试验存储器15的位宽与上述现有例子相同为四位，这样，试验方式数据信号也为四位，各存储体由四个X1SRAM构成。
在除了第一不良解析存储单元131的存储器控制部MCON的第一故障格式部FLFO1之外的其余故障格式部FLFO2～FLFOn的各前段(输入侧)中分别设置多路复用器MUX，就能通过这些多路复用器MUX来切换为高速试验方式和低速试验方式。
具体说来是即可以在高速试验方式中，把提供给n个输入端子组IN1～INn中的第一输入端子IN1的高速故障数据施加给除第一故障格式部FLFO1之外的其他故障格式部FLFO2～FLFOn上，也可以在低速试验方式中，把分别输出到n个输入端子组IN1～INn中的低速故障数据LFAL1-1、LFAL1- 2、…LFAL1-n输入相对应的故障格式部FLFO1～FLFOn中。
而且，控制多路复用器MUX的设定状态的寄存器RG设在存储器控制部MCON中。通过该寄存器RG，各多路复用器MUX，在高速试验方式时，选择输入端子A，在低速试验方式时，选择输入端子B。
存储器控制部MCON的存储体选择部BLSE，在低速试验方式时，通过在动作频率寄存器FRG中设定的数值而生成存储体选择信号，通过地址信号(地址信号的上位)而把存储体选择信号分别提供给与交替动作的相数相同数量的n个存储体BNC#1～BNC#n，把全部的存储体BNC#1～BNC#n与各故障格式部FLFO1～FLFOn对应为1∶1而动作。
这样，n个存储体BNC#1～BNC#n按照提供给存储体的四个X1SRAM的各地址端子An的地址信号(地址信号的下位)而同时进行存取，每当提供故障数据时，把提供给各X1SRAM的数据输入端子FD的H逻辑存储在各X1SRAM的地址中。
另一方面，在高速试验方式时，如图2所示的那样，给输入端子组中的第一输入端子IN1提供高速故障数据HFAL，在多路复用器MUX切换到输入端子A上之后，给全部的故障格式部FLFO1～FLFOn提供高速故障数据HFAL。这些故障格式部FLFO1～FLFOn使故障数据的位宽与所输入的高速故障数据HFAL的位宽相一致，按照高速数据的原样输出给n个存储体BNC#1～BNC#n。
由于图7(B)所示的多相(在该实施例中为n相)的存储体选择信号由存储体选择部BLSE提供给各存储体BNC#1～BNC#n，故通过这些存储体选择信号，n个存储体BNC#1～BNC#n可以按图7(C)所示的那样进行交替动作，把高速故障数据HFAL分配并存储到各存储体BNC#1～BNC#n中。
通过按上述那样构成各不良解析存储器单元131～13m，设在各不良解析存储器单元131～13m中的存储块MBLK的存储体#1～#n，按图3所示的那样，在低速试验方式时，以1∶1的比例与被试验存储器15相对应，就能作为各被试验存储器15的故障数据的存储区域来使用。这样，当使高速试验方式时的被试验存储器的试验个数为m，使交替动作的相数为n时，在低速试验方式时，能够预备m×n个不良解析存储器。
这样，在本发明中，由于能够100％地使用m个存储块MBLK的各存储体BNC#1～BNC#n，则当在低速试验方式下试验与现有技术相同数量的半导体存储器时，就能在不良解析存储器中减少所需的存储器的容量。即使在增加能够同时进行试验的被试验存储器的数量的情况下，由于能够100％地利用各存储块MBLK的各存储体BNC#1～BNC#n，就能在不良解析存储器中抑制所需的存储器容量的增加量。这样，即使制造在低速试验方式下能够进行试验的被试验存储器的数量较多的试验装置，也能抑制制造不良解析存储器所需的成本的上升，具有能够廉价地制造存储器试验装置的优点。
权利要求
1．一种半导体存储器试验装置，在存储对被试验半导体存储器进行试验的结果的故障数据的不良解析存储器中，设置与能够在对高速的半导体存储器进行试验的高速试验方式下同时进行试验的半导体存储器的个数相同数量的存储块，在这些存储块中，分别具有与交替动作的相数相对应的数量的存储体，其特征在于，在对低速的半导体存储器进行试验的低速试验方式下，把上述不良解析存储器的各存储块的各存储体指定给同时进行试验的被试验存储器的故障数据的存储区域，把各被试验存储器的故障数据存储到各存储体中。
2．根据权利要求1所述的半导体存储器试验装置，其特征在于，上述不良解析存储器具有与在高速试验方式下能够同时进行试验的半导体存储器的个数相同数量的不良解析存储器单元，各不良解析存储器单元由与交替动作的相数相对应的数量的输入端子组、存储器控制部和上述存储块所构成，上述存储器控制部包括与交替动作的相数对应的数量的故障格式部、发生选择上述存储块的存储体的存储体选择信号的存储体选择部。
3．根据权利要求2所述的半导体存储器试验装置，其特征在于，上述存储器控制部的上述输入端子组，其中的一个输入端子直接连接在一个故障格式部上，其余的输入端子通过切换装置的一方的输入端子而分别连接在相应的其余故障格式部上，而且，在这些切换手段的各个另一输入端子上连接上述直接连接的一个输入端子。
4．根据权利要求3所述的半导体存储器试验装置，其特征在于，在上述存储器控制部的上述输入端子组上分别提供在上述低速试验方式下同时进行试验的半导体存储器内的一个被试验半导体存储器的低速故障数据，在上述存储器控制部的上述直接连接的一个输入端子上提供在上述高速试验方式下同时进行试验的半导体存储器内的一个被试验半导体存储器的高速故障数据。
5．根据权利要求3所述的半导体存储器试验装置，其特征在于，上述切换手段分别是多路复用器，这些多路复用器，在上述高速试验方式下，仅把上述直接连接的一个输入端子分别连接在上述相对应的其余故障格式部上，而在上述低速试验方式下，把上述其余的输入端子连接在上述相对应的其余故障格式部上。
全文摘要
一种半导体存储器试验装置,在m个不良解析存储器单元1文档编号G11C29/04GK1205524SQ9810800
公开日1999年1月20日 申请日期1998年3月19日 优先权日1997年3月19日
发明者佐藤新哉, 藤崎健一 申请人:株式会社爱德万测试