的扫描信号，以水平线为单位进行驱动。扫描线驱动电路120通过移位寄存器121与栅极时钟信号GCKl、GCK2同步地依次将栅极起始脉冲信号GST移位，从而隔开规定的时间间隔将扫描信号分别输出至扫描线GLl、GL2、…、GLn。此外，扫描线驱动电路120具有如下的功能:在从移位寄存器的全部输出端子同时输出高电平输出信号即全导通动作时，基于栅极全导通控制信号GA0N，将提供至扫描线GL1、GL2、…、GLn的全部扫描信号设定为高电平(规定的信号电平)。扫描线驱动电路120由与上述的像素用薄膜晶体管TC形成在同一玻璃基板上的周边电路用薄膜晶体管构成。该周边电路用薄膜晶体管是与像素用薄膜晶体管TC相同的η沟道型场效应晶体管。
[0032]信号线驱动电路130具备移位寄存器131。信号线驱动电路130通过与源极时钟信号SCKl、SCK2同步地将源极起始脉冲信号SST依次移位，依次选择信号线选择用薄膜晶体管TS1、TS2、…、TSm，经由信号线选择用薄膜晶体管TS1、TS2、…、TSm，将用于向各像素部PIX提供与像素值(灰度值)对应的电压的数据信号VSIG输出至信号线SLl、SL2、…、SLm。在该情况下，信号线驱动电路130将一根水平线的数据信号VSIG经由信号线选择用薄膜晶体管TS1、TS2、…、TSm选择的信号线SLl、SL2、…、SLm提供至各像素部PIX。
[0033]信号线驱动电路130在全导通动作时，具有功能如下:基于源极全导通控制信号3八(^，通过信号线选择用薄膜晶体管131332、33111选择全部信号线31^1、31^、、31^并设定为高电平(规定的信号电平)。此外，信号线驱动电路130与扫描线驱动电路120相同，由与像素用薄膜晶体管TC形成在同一玻璃基板上的周边电路用薄膜晶体管构成。
此外，在本实施方式中，扫描线驱动电路120及信号线驱动电路130虽然与像素用薄膜晶体管TC形成在同一玻璃基板上，但是不限定于该实施例，也可以构成为仅将扫描线驱动电路120与像素用薄膜晶体管TC形成在同一玻璃基板上，从具备信号线驱动电路130功能的外部的IC(Integrated Circuit—集成电路)提供数据信号。此外，也可以仅将信号线驱动电路130与像素用薄膜晶体管TC形成在同一玻璃基板上，而将扫描线驱动电路120设置在外部。
[0034]显示控制电路140生成用于在显示部11显示图像所需要的各种控制信号，并将其提供至扫描线驱动电路120及信号线驱动电路130。在本实施方式中，显示控制单元140在图像显示期间，生成用于在显示部110显示图像的控制信号并将其提供至扫描线驱动电路120及信号线驱动电路130。例如，显示控制电路140生成上述的栅极时钟信号GCKUGCK2;源极时钟信号SCKl、SCK2;栅极起始脉冲信号GST;源极起始脉冲信号SST;栅极全导通控制信号GAON;源极全导通控制信号SAON;以及数据信号VSIG等。
[0035]电源电路150用于提供扫描线驱动电路120和信号线驱动电路130的工作电源电压(VDD、VH、VL等)。在电源电路150和扫描线驱动电路120之间的电源布线上形成有电容C120，在电源电路150和信号线驱动电路130之间的电源布线上形成有电容C130。
[0036]接着，参照图2，对于第I实施方式的移位寄存器121的结构进行说明。图2是表示第I实施方式的移位寄存器121的结构例的简要框图。如图2所示，移位寄存器121具备与多根扫描线GLl、GL2、…、GLn对应的多个移位寄存器单位电路121^121^1213^"、121n。这些多个移位寄存器单位电路12h、1212、1213、-_、121n进行级联。
[0037]多个移位寄存器单位电路^丨^口丨^口^^^^^分别具有相同的结构’以下在分别指移位寄存器单位电路^丨^^丨^^丨^…?^^寸’统称为“移位寄存器单位电路1211”。移位寄存器单位电路1211具备时钟端子CK、CKB;置位端子SET;输出端子OUT;全导通控制端子AON。
在多个移位寄存器单位电路^丨^^丨^^^^^^^中’向奇数级的移位寄存器单位电路的时钟端子CK输入栅极时钟信号GCKl，向其时钟端子CKB输入栅极时钟信号GCK2。相反地，向偶数级的移位寄存器单位电路的时钟端子CK输入栅极时钟信号GCK2，向其时钟端子CKB输入栅极时钟信号GCKl。栅极全导通控制信号GAON输入至多个移位寄存器单位电路12h、1212、1213、...、121n的全导通控制端子AON。在多个移位寄存器单位电路121!、1212、1213、-_、121?中，向第一级的移位寄存器单位电路12h的置位端子SET输入栅极起始脉冲信号GST，向第二级之后的移位寄存器单位电路的置位端子SET分别输入前一级的移位寄存器单位电路的输出信号。
[0039]由多级移位寄存器单位电路121^121^1213^^12^构成的移位寄存器121若从显示控制电路140接受栅极起始脉冲信号GST，则基于栅极时钟信号GCKl、GCK2实施移位动作，将栅极信号Gl、G2、G3、…、Gn依次输出至扫描线GLl、GL2、GL3、…、GLn。在本实施方式中，栅极时钟信号GCKl的相位和栅极时钟信号GCK2的相位如后文中阐述的图4A及图4B所示，彼此相差180度。此外，设置它们的低电平间使得栅极时钟信号GCKl和栅极时钟信号GCK2不会同时为高电平。但是，时钟信号GCKl和时钟信号GCK2的相位差不限为180°，只要时钟信号CKl及时钟信号CK2彼此高电平的期间不重叠，可以是任意的时钟信号。此外，根据栅极时钟信号GCKl和栅极时钟信号GCK2的各个逻辑(正逻辑或负逻辑)，上述不重叠的期间中的各个信号电平可以是任意的。对于源极时钟信号SCK1、SCK2也相同。
[0040]接着，参照图3，对于本实施方式的移位寄存器单位电路1211的结构进行说明。图3是表示第I实施方式的移位寄存器单位电路1211的结构例的电路图。
移位寄存器单位电路1211具备作为η沟道型场效应晶体管的薄膜晶体管Tl、T2、T3A、T3B、T4、T5、T6、T7、以及电阻R1。薄膜晶体管Tl的漏极被施加电源电压VDD，其栅极与时钟端子CKB连接。栅极时钟信号GCK2输入至时钟端子CKB。薄膜晶体管Tl在输入至时钟端子CKB的栅极时钟信号GCK2为高电平时，将以其栅极电压为基准下降了薄膜晶体管Tl的阈值电压Vth后得到的电压从源极输出。
[0041]电阻Rl的一端与薄膜晶体管Tl的源极连接，其另一端与薄膜晶体管T2的漏极连接。电阻Rl的电阻值设定为较高的值，使得在薄膜晶体管Tl和薄膜晶体管T2双方均导通的状态下，薄膜晶体管T2的漏极电压为足以使薄膜晶体管T4、T6截止的低电平。
此外，也可以交换电阻Rl的配置位置和薄膜晶体管Tl的配置位置。
具体地说，可以在电阻Rl的一端施加电源电压VDD，薄膜晶体管Tl的漏极与电阻Rl的另一端连接，薄膜晶体管Τ2的漏极与薄膜晶体管Tl的源极连接。
[0042]薄膜晶体管Τ2的源极与接地节点(规定电位节点)连接，其栅极与置位端子SET连接。栅极起始脉冲信号GST或前一级的移位寄存器单位电路的输出信号被输入至置位端子SET。具体地说，栅极起始脉冲信号GST输入至第一级的移位寄存器单位电路121:的置位端子SET，前一级的移位寄存器单位电路的输出信号分别输入至第二级之后的移位寄存器单位电路121^121^1213^"、121n的置位端子SET。薄膜晶体管T2在输入至置位端子SET的信号为高电平时呈导通状态，从其漏极输出相当于接地电压VSS的低电平。
[0043]薄膜晶体管T3A的漏极与被施加输入信号的置位端子SET连接，其栅极与被施加栅极时钟信号GCK2的时钟端子CKB连接，其源极与薄膜晶体管T4的漏极连接。薄膜晶体管T3A在输入至时钟端子CKB的栅极时钟信号GCK2为高电平并且输入至置位端子SET的输入信号为高电平的情况下，将以其栅极电压为基准下降了薄膜晶体管T3A的阈值电压Vth后得到的电压从源极输出。薄膜晶体管T5的栅极与薄膜晶体管T3A的源极和薄膜晶体管T4的漏极之间的连接点连接。此外，在薄膜晶体管T3A的源极和薄膜晶体管T4的漏极之间的连接点上连接有薄膜晶体管T3B的漏极，薄膜晶体管T3B的源极与接地节点(VSS)连接，薄膜晶体管T3B的栅极与被施加栅极全导通控制信号GAON的全导通控制端子AON连接。
[0044]薄膜晶体管T4的漏极与薄膜晶体管T3A的源极连接，其栅极与薄膜晶体管T2的漏极和电阻Rl之间的连接点连接，其源极与接地节点连接。薄膜晶体管T4在薄膜晶体管T2和电阻Rl之间的连接点的信号电平为高电平时呈导通状态，从其漏极输出相当于接地电压VSS的低电平。
[0045]薄膜晶体管T5(第一输出晶体管)的漏极与时钟端子CK连接，其栅极与薄膜晶体管Τ3Α的源极和薄膜晶体管Τ4的漏极之间的连接点连接，其源极与输出端子OUT连接。栅极时钟信号GCKl输入至时钟端子CK。薄膜晶体管Τ5在薄膜晶体管Τ3Α的源极和薄膜晶体管Τ4的漏极之间的连接点的信号电平为高电平时，将输入至时钟端子CK的栅极时钟信号GCKl的信号电平传输至输出端子OUT。此时，根据例如基于薄膜晶体管Τ5的栅极和源极之间的寄生电容的自举效果，栅极时钟信号GCKl的高电平不会因薄膜晶体管T5的阈值电压Vth而产生电压降，而是通过薄膜晶体管T5提供给输出端子OUT。
[0046]薄膜晶体管T6(第二输出晶体管)的漏极与输出端子OUT连接，其栅极与薄膜晶体管T2的漏极和电阻Rl之间的连接点连接，其源极与接地节点连接。薄膜晶体管T6在薄膜晶体管T2的漏极和电阻Rl之间的连接点的信号电平为高电平时呈导通状态，从其漏极向输出端子OUT输出相当于接地电压VSS的低电平。
[0047]薄膜晶体管T7的漏极被提供电源电压VDD，其栅极与全导通控制端子AON连接，其源极与输出端子OUT连接。栅极全导通控制信号GAON输入至全导通控制端子AON。薄膜晶体管T7在输入至全导通控制端子AON的栅极全导通控制信号GAON为高电平时，将以其栅极电压(栅极全导通控制信号GAON的高电平)为基准下降了薄膜晶体管T7的阈值电压Vth后得到的电压从源极输出至输出端子OUT。
此外，薄膜晶体管Τ7也可以由所谓的二极管连接的方式来提供。
具体地说，可以是薄膜晶体管Τ7的栅极与漏极连接，其源极与输出端子OUT连接，栅极全导通控制信号AON输入至薄膜晶体管Τ7的栅极和漏极的连接点。
[0048]在本实施方式中，上述的薄膜晶体管Τ3Α的源极和薄膜晶体管Τ4的漏极间的连接点形成节点NI，电阻Rl和薄膜晶体管Τ2的漏极之间的连接点形成节点Ν2。此外，在本实施方式中，薄膜晶体管Τ5构成在被提供时钟信号CKl的时钟端子CK和输出端子OUT之间连接有电流回路的第一输出晶体管。此外，薄膜晶体管Τ6构成在输出端子OUT和接地节点(规定电位节点)之间连接有电流回路的第二输出晶体管。此外，薄膜晶体管Τ7构成设定部1211Α，该设定部^丨^在输入至用于将多个移位寄存器单位电路^丨^^丨^^“^^^^的输出信号的信号电平设定为高电平(规定的信号电平)的全导通控制端子AON的栅极全导通控制信号GAON为有效的情况下，将输出端子OUT的信号电平设定为高电平(规定的信号电平)。
[0049]此外，在本实施方式中，薄膜晶体管Τ3Α、Τ3Β构成第一输出控制部121IB，该第一输出控制部1211Β在栅极全导通控制信号GAON为有效的情况下，响应该栅极全导通控制信号GAON并使薄膜晶体管Τ5截止，在栅极全导通控制信号GAON为非有效的情况下，响应接在栅极时钟信号GCKl之后的栅极时钟信号GCK2或与栅极时钟信号GCKl同步的信号，将置位端子SET的输入信号提供至薄膜晶体管Τ5的控制电极并使薄膜输出晶体管Τ5导通。在图3的示例中，第一输出控制部1211Β在栅极全导通控制信号GAON为非有效的情况下，响应输入至时钟端子CKB的栅极时钟信号GCK2，将置位端子SET的输入信号提供至薄膜晶体管Τ5的控制电极。但是，第一输出控制部1211Β也可以在栅极全导通控制信号GAON为非有效的情况下，响应与栅极时钟信号GCK2和栅极时钟信号GCKl中的任意一个同步的信号，将输入信号提供至薄膜晶体管Τ5的控制电极。
[0050]在上述的第一输出控制部121IB具备的薄膜晶体管Τ3Α、Τ3Β中，薄膜晶体管Τ3Α在栅极全导通控制信号GAON为非有效时起到作为对节点NI的信号电平进行置位的置位部的作用。此外，薄膜晶体管Τ3Β在栅极全导通控制信号GAON为有效时起到作为对节点NI进行放电的放电电路的作用。
此外，薄膜晶体管T1、Τ2、Τ4及电阻Rl构成第二输出控制部1211C，该第二输出控制部1211C在输入至全导通控制端子AON的栅极全导通控制信号GAON为有效的情况下，使薄膜晶体管Τ6截止，在栅极全导通控制信号GAON为非有效的情况下，响应接在栅极时钟信号GCKl之后的栅极时钟信号GCK2或与栅极时钟信号GCKl同步的信号，使薄膜晶体管Τ5截止并且使薄膜晶体管Τ6导通。此外，在本实施方式中，显示控制电路140虽然生成栅极时钟信号GCKl及栅极时钟信号GCK2并提供至扫描线驱动电路120，但是也可以从提供至扫描线驱动电路120的一个时钟信号，在扫描线驱动电路120内部衍生地生成栅极时钟信号GCKl和栅极时钟信号GCK2。上述的“与栅极时钟信号GCKl同步的信号”是在扫描线驱动电路120内部从I个时钟信号与栅极时钟信号GCKl—起衍生地生成的相当于栅极时钟信号GCK2的信号。即，栅极时钟信号GCKl和栅极时钟信号GCK2的生成方法是任意的，可以是在扫描线驱动电路120的外部生成，也可以是在扫描线驱动电路120的内部生成。
[0052]具有上述结构的移位寄存器单位电路1211实际上在与输入至时钟端子CKB的栅极时钟信号GCK2同步的定时获取输入至置位端子SET的信号，将该获取的信号在与输入至时钟端子CK的栅极时钟信号GCKl同步的定时传输至输出端子OUT。由此，移位寄存器单位电路1211起到作为所谓的主从型的触发器的作用。
[0053]接着，对于信号线驱动电路130进行说明。
信号线驱动电路130具备的移位寄存器131基本上具有与扫描线驱动电路120具备的移位寄存器121相同的结构，与扫描线驱动电路120的移位寄存器121的不同点在于具备对应于m根信号线SLl、SL2、…、SLm的m级的移位寄存器单位电路。构成移位寄存器131的移位寄存器单位电路的结构与图3所示的移位寄存器单位电路1211相同。
[0054]但是，在图3所示的移位寄存器单位电路1211的结构中，向构成移位寄存器131的奇数级的移位寄存器单位电路的时钟端子CK输入源极时钟信号SCKl，源极时钟信号SCK2输入至时钟端子CKB，相反地，向偶数级的移位寄存器单位电路的时钟端子CK输入源极时钟信号SCK2，源极时钟信号SKCl输入至时钟端子CKB。
[0055]此外，源极全导通控制信号SAON输入至构成信号线驱动电路130的m级移位寄存器单位电路的全导通控制端子AON。此外，在构成信号线驱动电路130的m级移位寄存器单位电路中，源极起始脉冲信号SST输入至第一级移位寄存器单位电路的置位端子SET，前一级寄存器单位电路的输出信号分别输入至第二级之后的移位寄存器单位电路的置位端子SET。
[0056]构成移位寄存器131的m级移位寄存器单位电路若从显示控制电路140接受源极起始脉冲信号SST，则基于源极时钟信号SCKl、SCK2实施移位动作，将选择信号依次输出至信号线选择用薄膜晶体管TS1、TS2、…、TSm的各栅极。源极时钟信号SCKl的相位和源极时钟信号SCK2的相位与上述的栅极时钟信号GCKl、GCK2相同，彼此相差180度，此外，设定它们的低电平区间，使得源极时钟信号SCKl和源极时钟信号SCK2不会同时呈高电平。
此外，在本实施方式中，构成扫描线驱动电路120及信号线驱动电路130的移位寄存器单位电路1211将接地节点的接地电压VSS作为输出信号的低电平进行输出，将正的电源电压VDD作为输出信号的高电平进行输出，但不限定于该示例，也可以将负电压VL(例如一5V)作为低电平进行输出，将正电压VH(例如+10V)作为高电平进行输出。在该情况下，各图中所示的接地电压VSS(规定电位)为负电压。
[0057](动作说明)
接着，对于本实施方式的图像显示装置100的动作进行说明。
本实施方式的显示装置100的动作上的特征在于构成扫描线驱动电路120的移位寄存器121和构成信号线驱动电路130的移位寄存器131的动作。因此，以下，对于构成扫描线驱动电路120的移位寄存器121的动作进行详细地说明。构成信号线驱动电路130的移位寄存器131的动作基本与移位寄存器121相同，因此省略其动作的说明。
[0058]图4A及图4B是表示第I实施方式的移位寄存器121的动作例的时序图，图4A是通常动作时的时序图，图4B是全导通动作时的时序图。在图4A及图4B中，栅极起始脉冲信号GST、栅极时钟信号GCK1、GCK2的高电平及低电平分别是相当于提供至移位寄存器的工作电源的电压VDD及接地电压VSS的信号电平。此外，在通常动作时，栅极全导通控制信号GAON设定为低电平。此外，在图4A及图4B中，Nil、N21表示第一级的移位寄存器单位电路12h的节点N1、吧412、吧2表示第二级的移位寄存器单位电路1212的节点附、似，【11、吧11表示第11级的移位寄存器单位电路121?的节点附、吧，01]1'1、01712、01]1'11表示第一级、第二级、第11级的移位寄存器单位电路的输出信号。
此外，图中的“H”表示高电平，“L”表示低电平。
[0059]〈通常动作〉
首先，参照图4A对于移位寄存器121的通常动作进行说明。
简要地说，在移位寄存器121的通常动作中，基于置位端子SET的输入信号和时钟端子CKB的栅极时钟信号GCK2，通过薄膜晶体管T3A进行节点NI的预充电。
[0060]详细地说，在通常动作中，栅极全导通控制信号GAON设定为低电平。
由此，薄膜晶体管T7、T3B保持截止状态。在该情况下，如图4A所示，在时刻t0，若输入至第一级的移位寄存器单位电路12h的置位端子SET的栅极起始脉冲信号GST变为高电平，输入至时钟端子CKB的栅极时钟信号GCK2变为高电平，则薄膜晶体管T3A导通。此外，在时刻t0，若输入至时钟端子CKB的栅极时钟信号GCK2变为高电平，输入至置位端子SET的栅极起始脉冲信号GST也变为高电平，则薄膜晶体管Tl及薄膜晶体管T2—起导