专利名称：半导体存储器装置以及半导体集成电路的制作方法
技术领域：
本发明涉及一种半导体存储器装置单体，以及包含该半导体存储器装置的半导体集成电路，特别涉及采用电源电压在1.2V以下的低电压下动作、设计线规在0.13μm以下的高集成度以及高密度器件时，可以有效削减晶体管的漏电流的技术。
在这样的状况下，在低阈值电压的晶体管中，即使在截止时也会在源极-漏极之间流过大截止漏电流的问题变得显著。为了解决该问题，在现有技术中，例如通过将字线设定成负电压，或者将源极电位向正电位方向移动，可以有效向晶体管施加负偏置，减少截止漏电流。
但是，在字线上施加较大的负电压、或者使元件电位向正电位侧移动的技术，虽然当器件的耐压足够时，不会有副作用而成为有效的技术，但随着器件的微细化，当栅极氧化膜的厚度比2nm更薄时，由于隧道电流引起的栅极漏电流的问题开始显著化。上述现有提案中所示的负电压字线驱动技术和源极线截止技术，由于是使栅极-源极之间电位差增大的技术，即使可以抑制截止漏电流，但存在使该栅极漏电流增大的问题。
另外，器件的微细化将提高晶体管的栅极-漏极之间的电场，为此，当在栅极和漏极之间施加大的电位差时所产生的GIDL(Gate-InducedDrain Leakage)漏电流的问题也开始显著化。上述现有的负电压字线驱动技术等，由于会进一步诱发GIDL漏电流的问题，存在不能抑制这样的新漏电流的问题。
特别是，对于来自比特线的漏电流，在输出读出动作中，在判断预充电的比特线的电位是否由单元电流引出的关系上，当相对于单元电流在比特线上存在不能忽视程度的漏电流时，难以识别是单元电流还是漏电流，从而或者会延长数据读出所需时间，或者会造成数据误读出的问题。
为了达到上述目的，在本发明中，在半导体存储装置中，非选择字线的负电位的设定、非选择比特线的预充电电位的设定，是在考虑截止漏电流、栅极漏电流和GIDL漏电流三者的情况下适当进行设定。另外，存储器单元的源极线的电位也适当进行设定。
本发明之1所述的半导体存储装置，在包括当被选择时依赖存储数据而产生单元电流的多个存储器单元、为了从上述多个存储器单元中访问特定的存储器单元的数据而选择的多个字线以及多个比特线、供给相当于上述多个存储器单元的数据的高电位侧的电压的电源、向上述多个字线施加电位的字线电位供给源、向上述多个比特线施加预充电电位的预充电电位供给源、的半导体存储装置中，其特征是由上述预充电电位供给源向上述多个比特线中的非选择比特线供给的预充电电位设定成比上述电源的电压要低的电位，由上述字线电位供给源向上述多个字线中非选择字线供给的电位设定成给定负电位，并且由上述预充电电位供给源供给的非选择比特线的预充电电位、和由上述字线电位供给源供给的非选择字线的电位之间的绝对值的合计值，设定成低于上述电压的电压值。
本发明之2所述的发明，是在本发明之1所述的半导体存储装置中，其特征是上述预充电电位供给源供给的非选择比特线的预充电电位，设定成低于上述电源电压的一半值的电压值。
本发明之3所述的发明，是在本发明之1所述的半导体存储装置中，其特征是上述预充电电位供给源向上述多个比特线中选择比特线供给的预充电电位，设定成比上述预充电电位供给源向上述非选择比特线供给的预充电电位要高，并且设定成上述电源电压的一半值以上的电压值。
本发明之4所述发明的半导体存储装置，在包括当被选择时依赖存储数据而产生单元电流的多个存储器单元、为了从上述多个存储器单元中访问特定的存储器单元的数据而选择的多个字线以及多个比特线、供给相当于上述多个存储器单元的数据的高电位侧的电压的电源、施加上述多个存储器单元的数据的低电位侧的电位的多个源极线、向上述多个字线施加电位的字线电位供给源、向上述多个比特线施加预充电电位的预充电电位供给源、向上述多个源极线施加电位的源极线电位供给源、的半导体存储装置中，其特征是由上述预充电电位供给源向上述多个比特线中的非选择比特线供给的预充电电位设定成比上述电源的电压要低的电位，由上述字线电位供给源向上述多个字线中非选择字线供给的电位设定成给定负电位，由上述源极电位供给源向上述多个源极线中非选择源极线供给的电位设定给定正电位，并且由上述预充电电位供给源供给的非选择比特线的预充电电位、和由上述字线电位供给源供给的非选择字线的电位之间的绝对值的合计值，设定成低于上述电压的电压值，由上述字线电位供给源供给的非选择字线的电位绝对值和由上述源极线电位供给源供给的非选择源极线的电位绝对值，设定成相互大致相等的电位。
本发明之5所述的发明，是在本发明之4所述的半导体存储装置中，其特征是包括接收行地址、选择上述多个字线中任一条的行解码电路，上述多个源极线的选择、非选择，根据上述行地址进行。
本发明之6所述的发明，是在本发明之4所述的半导体存储装置中，其特征是包括接收列地址、选择上述多个比特线中任一条的列解码电路，上述多个源极线的选择、非选择，根据上述列地址进行。
本发明之7所述的发明，是在本发明之1和4所述的半导体存储装置中，其特征是构成上述多个存储器单元的晶体管，由在常温下单位栅极宽度的截止漏电流和栅极漏电流之间的电流量差在2位数以内的晶体管所构成。
本发明之8所述的发明，是在本发明之1和4所述的半导体存储装置中，其特征是上述电源电压是0.5V～1.2V的电压值。
本发明之9所述的发明，是在本发明之1和4所述的半导体存储装置中，其特征是由上述字线电位供给源供给的非选择字线的负电位的绝对值根据周围温度变更。
本发明之10所述的发明，是在本发明之9所述的半导体存储装置中，其特征是由上述字线电位供给源供给的非选择字线的负电位的绝对值，在高温时为比常温时大的大值。
本发明之11所述的发明，是在本发明之4所述的半导体存储装置中，其特征是由上述源极线电位供给源供给的非选择源极线的正电位根据周围温度变更。
本发明之12所述的发明，是在本发明之11所述的半导体存储装置中，其特征是由上述源极线电位供给源供给的非选择源极线的正电位，在高温时为比常温时大的大值。
本发明之13所述的发明，是在本发明之9、10、11和12所述的半导体存储装置中，其特征是半导体存储装置在具有通常动作模式和待机模式的便携式机器中使用，根据周围温度的电位的变更，按照上述便携式机器的通常动作模式和待机模式分别进行。
本发明之14所述发明的半导体集成电路，是包括具有多个存储器单元、为了从上述多个存储器单元中访问特定的存储器单元的数据而选择的多个字线以及多个比特线、选择上述多个字线中的任一个的解码电路、以及接收上述解码电路的输出而驱动选择字线的字线驱动电路、的半导体存储器、具有低阈值电压的晶体管以及高阈值电压的晶体管的半导体电路、的集成电路，其特征是，上述半导体存储器的解码电路，具有其源极线与接地电位连接的晶体管，上述晶体管由和上述半导体电路所有的低阈值电压的晶体管同种的低阈值电压晶体管所构成，上述半导体存储器的字线驱动电路，具有下拉上述字线的电位的源极线与负电位的供给线连接的下拉晶体管，上述下拉晶体管具有和上述半导体电路所有的高阈值电压的晶体管同种的高阈值电压晶体管。
本发明之15所述的发明，是在本发明之14所述的半导体集成电路中，其特征是上述字线驱动电路的下拉晶体管的高阈值电压的绝对值，是和上述负电位的供给线的电位绝对值相等的值或者大于的大值。
本发明之16所述的发明，是在本发明之14所述的半导体集成电路中，其特征是上述字线驱动电路的下拉晶体管，由源极线与接地线连接的低阈值电压的晶体管、和源极线与上述负电位的供给线连接的高阈值电压的晶体管的并列电路所构成。
本发明之17所述的发明，是在本发明之14所述的半导体集成电路中，其特征是在上述半导体电路中，上述低阈值电压的晶体管，是具有作为构成虽然高漏电流但可高速动作的逻辑电路的晶体管用而形成的栅极氧化膜和阈值调整杂质的晶体管，上述高阈值电压的晶体管，是具有作为构成虽然低速动作但漏电流低的逻辑电路的晶体管用而形成的栅极氧化膜和阈值调整杂质的晶体管，本发明之18所述的发明，是在本发明之14所述的半导体集成电路中，其特征是在上述半导体电路中，上述低阈值电压的晶体管，是具有作为构成逻辑电路的晶体管用而形成的栅极氧化膜和阈值调整杂质的晶体管，上述高阈值电压的晶体管，是具有作为构成模拟电路或者I/O电路的晶体管用而形成的栅极氧化膜和阈值调整杂质的晶体管。
本发明之19所述的发明，是在本发明之14所述的半导体集成电路中，其特征是向上述半导体存储器以及上述半导体电路供给的电源电压是0.5V～1.2V的电压值。
本发明之20所述的发明，是在本发明之1、2、3和4所述的半导体存储装置中，其特征是半导体存储器装置是SRAM。
本发明之21所述的发明，是在本发明之1、2和3所述的半导体存储装置中，其特征是半导体存储器装置是ROM。
本发明之22所述发明的半导体集成电路，是包括本发明之1或者本发明之4上述的半导体存储装置、具有低阈值电压的晶体管以及高阈值电压的晶体管的半导体电路、的半导体集成电路，其特征是上述半导体存储装置的字线电位供给源向非选择字线供给的负电位的绝对值，是和上述半导体电路的晶体管的高阈值电压的绝对值相等的值或者小于的小值。
如上所述，在本发明之1～13、20～22所述发明中，由于将非选择比特线的预充电电位设定成小于电源电压的低电位，将非选择字线的下拉电位设定成负电位、并且将上述非选择比特线的预充电电位和上述非选择字线的负电位的绝对值的合计值，设定成小于电源电压的值，所以在可以有效限制截止漏电流的同时，也能有效限制栅极漏电流以及GIDL漏电流。因此，预充电后的比特线的电荷即使由栅极漏电流若干进行放电，也可以将该栅极漏电流与表示数据的单元电流明确区分，可以按照所希望的速度并且正确进行数据的读出。并且在SRAM中即使从保持“H”数据的存储节点向基板产生若干GIDL漏电流，也不会使单元电流减少太多，可以按照所希望的情况良好进行数据的读出。
特别是，在本发明之4所述发明中，由于将非选择源极线的电位设定成和非选择字线的电位的绝对值大致相等的正电位，与将该非选择源极线的电位设定接地电位的情况相比，可以有效限制截止漏电流。
进一步，在本发明之9～12所述发明中，由于向非选择字线供给的负电位、和向非选择源极线供给的正电位根据半导体存储装置的周围温度变更，尽管其周围温度变化，也可以有效限制截止漏电流、栅极漏电流以及GIDL漏电流。
此外，在本发明之14～19所述发明中，在将非选择字线的电位设定成负电位时，该负电位的绝对值和现有技术相比，由于是设定成小值，构成半导体存储器的解码电路的晶体管，由和本来半导体电路所有的低阈值电压的晶体管同种的低阈值电压的晶体管构成，上述半导体存储器的字线驱动电路的下拉晶体管，由和本来半导体电路所有的高阈值电压的晶体管同种的高阈值电压的晶体管构成，字线驱动电路和现有技术的字线驱动电路相比，可以由较少个数的晶体管构成，可以缩小布局面积。
图2表示从存储器单元向比特线上进行数据读出时栅极漏电流、截止漏电流以及GIDL漏电流的影响。
图3表示栅极漏电流增加NWL(negative-word-line)电压源的电力消耗的说明图。
图4表示非选择字线的下拉电位、非选择比特线的预充电电位以及非选择源极线的正电位的设定、和栅极漏电流、截止漏电流以及GIDL漏电流的关系图。
图5表示在高温时和常温(低温～室温)时NWL电压源、HPR(Harf-Vcc Precharge)电压源以及OSN(Offset-source node)电压源的电压设定图。
图6表示本发明第1实施例的半导体存储装置的比特线、字线以及源极线的选择时以及非选择时的具体电压设定。
图7表示图6中选择比特线的预充电电压的设定，按照由栅极漏电流限制时所变更后的电压设定。
图8表示源极线的选择以及非选择由列解码信号进行的说明图。
图9表示源极线的选择以及非选择由行解码信号进行的说明图。
图10表示本发明第2实施例的半导体存储装置的整体构成图。
图11表示包括该实施例的半导体集成电路的字线驱动器的变形例。
图12表示本发明第3实施例的ROM的比特线、字线依据源极线的选择时和非选择时的具体电压设定。符号说明1-NWL电位源、2-HPR电位源、3-OSN电位源、4-字线、5-比特线、6-源极线、7、17、17′-字线驱动器、8-预充电驱动器、9-源极线驱动器、15-SRAM、16-解码器、16a-AND电路、16b-反相器、20-高速动作用逻辑电路、21-低速动作用逻辑电路、Tr1-高速动作用逻辑电路中的低阈值电压晶体管、Tr2-低速动作用逻辑电路中的低阈值电压晶体管、Qp1、Qp2-p通道型晶体管、Qn-N通道型晶体管、Qndng、Qnds-下拉晶体管。
(第1实施例)图1表示作为本发明第1实施例的半导体存储装置的SRAM。在该图中，C表示存储器单元阵列，如图2所示，包括以将2个反相器电路连接构成触发器的2个NMOS晶体管以及2个PMOS晶体管、和在其左右配置的2个存取晶体管Ql、Qr、作为1个存储器单元，在行方向以及列方向上配置多个的存储器单元。构成上述存储器单元的2个存取晶体管Ql、Qr，由栅极漏电流多，在常温下单位栅极宽度的截止漏电流和栅极漏电流之间的电流量差在2位数以内的特性的晶体管所构成，在采用具有该特性的晶体管Ql、Qr时，适用本发明是有效的。
另外，在图1以及图2中，5、5表示通过上述左右的存取晶体管Ql、Qr连接在存储节点sl、sr的2根成对构成的比特线。4表示连接在上述存储晶体管Ql、Qr的栅极上的字线，Vcc表示给予在存储器单元中保存的数据的高电位侧电位的电源，例如具有0.5V～1.2V的电源电压。进一步，6表示给予在存储器单元中保存的数据的低电位侧电位的源极线。上述比特线对5在列方向上配置多对，字线4在行方向上配置多条、源极线6例如在列方向上配置多条。
另外，1表示向字线4供给负电位Vng的NWL(negetive-word-line)电压源(字线电位供给源)，7表示采用上述NWL电压源1的产生电位Vng将非选择字线4下拉的字线驱动器、2表示产生比特线5的预充电电位Vpr的电源HPR(Harf-Vcc Precharge)电压源、8表示将比特线5预充电到上述HPR电压源2的预充电电位Vpr的预充电驱动器、3表示产生源极线6的电位Vsn的OSN(Offset-source node)电压源，9表示用上述OSN电压源3产生的电位Vsn驱动源极线6的源极线驱动器。
然后，对上述NWL电压源1所产生的字线负电位Vng、上述HPR电压源2的预充电电位Vpr、上述OSN电压源3所产生的源极线电位Vsn、以及给出存储器单元的存储数据的高电位侧电位的电源Vcc的电源电压(以下称为Vcc)之间的关系进行说明。在图2中，影响在比特线5上读出数据的代表性的3种漏电流、即，在存储晶体管Ql、Qr的OFF状态下在源极-漏极之间流动的截止漏电流、从比特线5向字线4流动的栅极漏电流、以及从栅极向漏极诱导的GIDL漏电流。
上述栅极漏电流，是在向存储晶体管Ql、Qr的栅极施加给定负电位(例如-0.5V)的状态下，在将比特线5预充电到给定的预充电电位(例如1.0V)后，从比特线5向字线4流动的电流。如果为了有效限制在存储节点sl上保存数据“L(＝0V)”侧的存储晶体管Ql上的截止漏电流而将字线4的电位设定成大的负电位时，在与比特线5连接的存储器单元(除了由字线4选择的单元以外的所有存储器单元(例如512-1＝511个存储器单元中，由于分别在该非选择字线4和比特线5之间流动栅极漏电流，即使将比特线5预充电到给定的预充电电位，由于上述511个栅极漏电流所引起，造成比特线5的电位大大下降。例如，在比特线5上连接了约1000个存储器单元时，即使每一个的栅极漏电流只有微小的100nA，整体则成为100μA的栅极漏电流。该合计栅极漏电流，由于是比单元电流的预测值(例如50μA)还要大的值，对在一对比特线上的数据读取造成很大的影响，与单元电流的区别成为困难的事情。
进一步，上述栅极漏电流的存在，对从比特线5的数据读出的影响之外，还会造成产生字线4的下拉电位Vng的NWL电压源1的电力消耗增大。以下具体进行说明。即，栅极漏电流，如图3所示，由于字线和比特线对(2条比特线)之间的交点数，是即从所有存储器单元的单元数减去与选择字线连接的存储器单元数后的数的2倍，例如对于512K比特的情况，从大约100万个存储器单元的栅极漏电流通过字线4流入到上述NWL电压源1中。如果计算该电流的总和，则为100mA(100nA×100万个＝100mA)，其结果，在上述NWL电压源1中，由于增大了使负电位保持在恒定值的供给量，因而增大了电力耗电。
以上表明，在本实施例中，对于由NWL电压源1将非选择字线4的电位设定成负电位后减少截止漏电流的情况，为了进一步有效抑制存储器单元的存储晶体管Ql、Qr中的栅极漏电流引起的比特线5的电位下降、和由此引起的NWL电压源1中的电力消耗的增大，而将由HPR电压源2对非选择比特线5的预充电电位Vpr设定成比设定存储器单元的数据高电位侧的电位的电源Vcc要低的电位，并且将该预充电电位Vpr的绝对值和上述字线4的负电位的绝对值的合计值设定成低于上述电源Vcc的电压值。例如，在本实施例中，如图6所示，电源Vcc的电压例如为0.8V时，非选择字线4的负电位Vng设定成-0.2V(＝-1/4Vcc)，非选择比特线5的预充电电位Vpr设定成0.4V(＝1/2Vcc)。通过这样的设定，字线4的负电位绝对值(0.2V)和非选择比特线5的预充电电位Vpr的绝对值(0.4V)的合计为0.6V，比电源电压Vcc(＝0.8V)要低。
因此，在本实施例中，将非选择字线4设定成负电位以抑制各存储器单元的存储晶体管Ql、Qr的截止漏电流时，通过采用上述构成，可以有效抑制各存储器单元的存储晶体管Ql、Qr的截止漏电流。
另外，在图6中，只有选择比特线5，将预充电电位Vpr设定成电源电压Vcc(＝0.8V)。其理由是，将预充电电位Vpr设定高了之后，将增大存储器单元电流。但是，将预充电电位Vpr设定高了之后，同时也会增大数据漏电流，需要根据该栅极漏电流的大小适当提高设定预充电电位Vpr的程度。当选择比特线5的条数比非选择比特线5的条数明显少时，选择存储器单元的栅极漏电流可以忽视。但是，选择比特线5的读出电位降低，需要注意。在本实施例中，如图7所示，为了在增大存储器单元电流的情况下减少栅极漏电流，非选择比特线5的预充电电位Vpr设定成1/2Vcc(＝0.4V)，选择比特线5的预充电电位Vpr设定成3/4Vcc(＝0.6V)。
然后，在图4中，说明非选择字线4的负电位设定、非选择比特线5的预充电电位的设定、非选择源极线6的电位设定三者对截止漏电流、栅极漏电流以及GIDL漏电流的影响。
首先，对于非选择字线4的负电位设定，太大负电位(-Vcc～-1/2Vcc)的设定，会伴随极大的栅极漏电流和GIDL漏电流。另一方面，太浅负电位的设定(-1/6Vcc～0Vcc)，使截止漏电流极大。因此，为了使这3种漏电流最小，需要设定成电源电压Vcc的1/3～1/4的大小的负电位(-1/3Vcc～-1/4Vcc)。在本实施例中。设定成-1/4Vcc(＝-0.2V)的负电位。
然后，对于非选择比特线5的预充电电位，同样，如果设定成高电位(电源电压Vcc附近)或者低电位(1/3Vcc～0V)，与存储器单元的高电位侧的保持电位Vcc之间的电位差变大，栅极漏电流和GIDL漏电流均变大。另一方面，如果设定成中电位(1/2Vcc)的预充电电位，可以将栅极漏电流和GIDL漏电流均限制在小值上。
由此表明，对于非选择字线4，设定成大约(-1/3Vcc～-1/4Vcc)的负电位，对于非选择比特线5，设定成Vcc/2的预充电电位是适当的选择。
进一步，对于非选择源极线6的电位设定，如图4所示，在Vcc/2以上的高电位设定中，在电源电压Vcc＜1.2V的电压区域，由于电源电压Vcc与源极线电位之间的电位差变小，低于构成存储器单元的反相器的N通道晶体管和P通道晶体管的阈值电压的合计值，各漏电流虽然变成极小，但数据保持不稳定，并不是所希望的。另一方面，在太小电位设定中，截止漏电流变大，比特线5的预充电电位显著下降。因此，设定电位，大约在Vcc/4附近是最佳电位。根据以上探讨的结果，非选择源极线6，如图8所示，对于电源电压Vcc(＝0.8V)设定成1/4Vcc(＝0.2V)的电位。该电位设定，成为和在上述非选择字线4上设定的负电位(-1/4Vcc＝-0.2V)的绝对值相互相等的电位设定。
上述源极线6的选择、非选择，可以如图8所示，根据比特线线群的选择地址，即列解码信号进行，也可以如图9所示，根据字线群的选择地址、即行解码信号进行。
另外，对于截止漏电流，在100mV的电压变化下，电流量相差1数位，非选择字线的负电位设定，容许有100mV的电压误差，本发明包含在该容许误差范围内的负电位设定。
然后，说明上述3种漏电流，即截止漏电流、栅极漏电流、以及GIDL漏电流对温度的依赖性。
截止漏电流具有温度依赖性，如果构成反相器的晶体管的周围温度上升1℃，该晶体管的阈值电位下降1mV，如果有70℃的温度差，大约有10倍的截止漏电流变动。另一方面，栅极漏电流和GIDL漏电流的温度依赖性小。因此，在室温下如果这3者的漏电流具有大约相等的电流值，，在高温时截止漏电流则其支配作用，因此需要优先考虑削减截止漏电流。相反，在低温时，截止漏电流比较小，栅极漏电流和GIDL漏电流成为支配作用，因此需要优先考虑削减该栅极漏电流和GIDL漏电流。
为此，在本实施例中，如图5所示，由NWL电压源1对非选择字线4的负电位Vng的设定、由HPR电压源2对非选择比特线5的预充电电位Vpr的设定、以及由OSN电压源3对非选择源极线6的正电位Vsn的设定，按照以下方法进行设定。即，在图5中，在使用本实施例的SARM的手机电话机等便携式机器中，具有通常动作模式、和比该模式对SRAM存储频度少(例如10％以下)的待机模式的2种模式，根据不同的模式，分为高温时和常温时，根据周围温度对非选择字线4的负电位Vng的设定、和非选择源极线6的正电位Vsn的设定进行变更。具体讲，在动作模式和待机模式的两方，非选择字线4的负电位Vng，在低温～室温下设定成-1/4Vcc，而在高温时设定成-1/3Vcc，使其绝对值变更成大值。对于非选择源极线6的正电位Vsn也相同，在动作模式和待机模式的两方，在低温～室温下设定成-1/4Vcc，而在高温时设定成1/3Vcc，变更成大值。即，在高温时，由于截止漏电流处于增大的状况，非选择字线4的负电位Vng的绝对值从|1/4Vcc|增大变更到|1/3Vcc|，限制截止漏电流。另外，在高温时，晶体管的阈值电压Vth下降，对于SRAM由于构成锁存节点的反相器的过驱动量(Vcc-Vth)变大，非选择源极线6的正电位Vsn按照该量增高设定，从1/4Vcc变更到1/3Vcc。
(第2实施例)然后，参照图10说明本发明第2实施例的半导体集成电路。本实施例，涉及在上述第1实施例中说明的SRAM中字线驱动器的内部构成。
在图10中，15表示SRAM，在其内部，图中虽然未画出，具有在上述图2中已经说明过的多个存储器单元以及比特线，并且具有多个字线4(在该图中只画出了1条)。进一步，在SARM15中，包括从上述多个字线中选择任一条的解码器(解码电路)16、和接收该解码器16的输出后驱动选择字线4的字线驱动器(字线驱动电路)17。上述SARM15也可以由上述第1实施例所说明的SRAM构成。
另外，在该图中，20表示第1逻辑电路，21表示第2逻辑电路，构成半导体电路。第1逻辑电路20包括多个具有作为高速动作用所形成的栅极氧化膜和阈值调整杂质的低阈值电压Vt1的晶体管Tr1，各晶体管Tr1由于具有低阈值电压Vt1，虽然可以高速动作但漏电流比较多。另一方面，上述第2逻辑电路21包括多个具有作为通常动作(低速动作)用所形成的栅极氧化膜和阈值调整杂质的高阈值电压Vth的晶体管Tr2，各晶体管Tr2由于具有高阈值电压Vth，漏电流比较少。
然后，上述SRAM15、第1以及第2逻辑电路20、21，和上述第1实施例相同，从0.5V～1.2V的低电压电源接收电源供给。
然后，上述SRAM15的解码器16，包括接由收解码信号adec0～adec2的AND电路16a、和在其后段配置的反相器16b构成的NAND电路。上述反相器16b包括接收电源电压的P通道型晶体管Qp1、N通道型晶体管Qn，该N通道型晶体管Qn，其源极线与接地电位Vss连接，由具有和上述高速动作的第1逻辑电路20中的低阈值电压Vt1的晶体管Tr1大致同值的低阈值电压Vt1的同种晶体管所构成。
另一方面，上述SRAM15的字线驱动器17，由接收上述解码器16的反相器16b的输出的反相器所构成，该反相器具有接收电源电压的P通道型晶体管Qp2、和由N通道型晶体管构成的下拉晶体管Qndng。该下拉晶体管Qndng，其源极线与具有例如-0.2V的负电位的供给线Vng连接。上述负电位的供给线Vng，例如从图1的NWL电压源1供给负电压。因此，上述字线驱动器17，在字线4的选择时，电源电压通过P通道型晶体管Qp2向字线4供给，而在字线4的非选择时，该字线4通过下拉晶体管Qndng与负电位的供给线Vng连接，将非选择字线4的电位下拉到负电位。
上述字线驱动器17的下拉晶体管Qndng，由具有和上述低速动作用的第2逻辑电路21中的高低阈值电压Vth的晶体管Tr2大致同值的高阈值电压Vth的同种晶体管所构成。
在本实施例中，具体讲，解码器16的晶体管Qn的低阈值电压Vt1为Vt1＝0.25V，字线驱动器17的下拉晶体管Qndng的高阈值电压Vth为Vth＝0.45V，负电位的供给线Vng的电位(称为Vng)为Vng＝-0.2V。因此，下拉晶体管Qndng的高阈值电压Vth(＝0.45V)设定成大于负电位的供给线Vng的电位的绝对值(＝0.2V)。进一步，对于解码器16的晶体管Qn和下拉晶体管Qndng，其截止时的栅极-源极间电压Vgs和阈值电压之间的差(Vg-Vss-Vt1)、(Vg-Vng-Vth)均设定成-0.25V，该两晶体管Qn1、Qndng的截止漏电流值相等。
在本实施例中，图10所示字线驱动器17的内部构成，和不将字线4下拉到负电位的通常的字线驱动器的构成相比，在晶体管个数以及布局面积上完全可以相同实现。图10所示构成不能在现有技术的字线负电位设定驱动器中采用的理由是，因为需要准备负电位差具有不同阈值电压的2种晶体管。即，在现有技术中设定的字线的负电位，和接地电位相比由于至少需要有-0.5V～-1.5V以上的电位差，一般采用电平转换电路实现负电位的字线下拉电路，这样，引起晶体管数量的增加和面积的增加。特别是，这样的现有技术，在有SRAM和ROM等混载的情况下，在需要缩小解码器等周边电路而提高存储器单元占有率的半导体存储器中是不能使用的技术。
但是，在本实施例中，电源电压Vcc在0.5V～1.2V的范围，由于比较低，非选择字线4所需要的负电位、例如当Vcc＝1.0V时，为-1/3Vcc(＝约-0.3V)～-1/4Vcc(＝约-0.25V)，即使不准备在半导体存储器以外的半导体电路中不能使用的具有高阈值电压的晶体管，使用本来在高速动作用的逻辑电路20中的低阈值电压(＝0.25V)的晶体管Tr1、和在低速动作用的逻辑电路21中的高阈值电压(＝0.45V)的晶体管Tr2，就可以确保其电位差(＝-0.2V)，可以将非选择字线4的负电位设定成-0.2V。
另外，在本实施例中，在低速动作用的逻辑电路22中的晶体管Tr2的高阈值电压虽然为0.45V，而由于高电压(1.5V～3.3V)用的厚膜晶体管的阈值电压也可以到达0.6V的程度，也可以将非选择字线4的负电位设定成-0.35V。当然，如果变更晶体管中的各种阈值调整杂质的浓度，在现实的范围内在2种晶体管的阈值电压之间可以实现任意的电位差。
另外，在本实施例中，字线驱动器17的下拉晶体管Qndng，虽然采用和低速动作的逻辑电路21中的高低阈值电压Vth的晶体管Tr2同种(具有大致同值的高阈值电压)的晶体管所构成，此外，作为模拟电路或者I/O电路的构成晶体管存在高电压(1.5V～3.3V)用的厚膜晶体管时，也可以采用具有和该厚膜晶体管的高阈值电压大致同值的高阈值电压的晶体管构成。
(字线驱动器的变形例)
图11表示上述图10所示的字线驱动器17的变形例。
该图的字线驱动器17′和图10的字线驱动器17的不同点在于，不仅是1个下拉晶体管Qndng，而是和该晶体管并列配置另一下拉晶体管Qnds。
上述下拉晶体管Qndng，图10所示下拉晶体管Qndng同样，由具有和低速动作用的逻辑电路21中的高低阈值电压Vth的晶体管Tr2大致同值的高阈值电压Vth的晶体管所构成，其源极线与负电位Vng(＝-0.2V)的供给线连接。另一方面，另一下拉晶体管Qnds，由具有和高速动作用的逻辑电路20中的低阈值电压Vt1的晶体管Tr1大致同值的低阈值电压Vt1的晶体管所构成，其源极线与接地线连接。
因此，在本变形例中，在将字线4从电源电位Vcc下拉时，首先，由下拉晶体管Qnds将字线4的电位主导性下拉到接地电平Vss，然后，经过数倍的时间将字线4的电位由另一方的下拉晶体管Qndng主导性下拉到负电位Vng(＝-0.2V)电平上。
理想上，在两者下拉晶体管Qnds、Qndng变成导通的时刻上希望设置延迟，即使不一定设置延迟，通过使两下拉晶体管在大小上不同，使两下拉晶体管之间在电流能力上具有明显的差异，例如通过使一方的下拉晶体管Qndng的栅极长度比另一方的下拉晶体管Qnds要大，或者栅极宽度比另一方的下拉晶体管Qnds要小，可以起到上述作用。
(第3实施例)最后，说明本发明的第3实施例。本实施例，作为半导体存储装置在ROM中使用。
在ROM中，由于与一条比特线连接的存储器单元的数量比较多，在非选择字线和比特线之间的单元晶体管的栅极漏电流的影响变得比较大。如已经说明的那样，如果使将非选择字线的负电位比较深(绝大值为大值)，虽然限制了截止漏电流，在要将比特线选择性预充电电源电压时，比特线-字线之间的电位差超过电源电压，而增大了栅极漏电流。其结果，预充电后的比特线的电位，不是本来的源极线，而是拉到多个非选择字线的负电位，大幅度下降，引起读出数据的误动作。另外，如果源极线的电位过高，GIDL漏电流从漏极部向基板流动漏电流，同样，降低比特线的预充电电位。
以上表明，在ROM中，保持图12所示的电位关系是非常重要的。在该图中，选择比特线的预充电电位、非选择字线以及选择字线的电位、非选择源极线以及选择源极线的电位，和已经说明的图9相同。非选择比特线的预充电电位为0V。
如以上说明的那样，依据本发明之1～13、20～22所述发明的半导体存储装置，由于可以在有效限制截止漏电流的同时，也能有效限制栅极漏电流以及GIDL漏电流，可以对表示数据的单元电流和栅极漏电流进行明确区分，可以按照所希望的速度并且正确进行数据的读出，同时在SRAM中可以限制从保持“H”数据的存储节点向基板的漏电流，按照所希望的情况良好进行数据的读出。
特别是，依据本发明之4所述发明的半导体存储装置，将非选择源极线的电位设定成和非选择字线的电位的绝对值大致相等的正电位，可以更进一步有效限制截止漏电流。
进一步，本发明之9～12所述发明的半导体存储装置，由于向非选择字线供给的负电位、和向非选择源极线供给的正电位根据半导体存储装置的周围温度变更，尽管其周围温度变化，也可以有效限制截止漏电流、栅极漏电流以及GIDL漏电流。
此外，本发明之14～19所述发明的半导体存储装置，在非选择字线上设定的负电位的绝对值和现有技术相比，设定成小值时，字线驱动电路和现有技术的字线驱动电路相比，可以由较少个数的晶体管构成，可以缩小布局面积。
权利要求
1.一种半导体存储装置，包括当被选择时依赖存储数据而产生单元电流的多个存储器单元；为了从所述多个存储器单元中访问特定的存储器单元的数据而选择的多个字线以及多个比特线；供给相当于所述多个存储器单元的数据的高电位侧的电压的电源；向所述多个字线施加电位的字线电位供给源；以及向所述多个比特线施加预充电电位的预充电电位供给源，其特征是由所述预充电电位供给源向所述多个比特线中的非选择比特线供给的预充电电位设定成比所述电源的电压要低的电位，由所述字线电位供给源向所述多个字线中非选择字线供给的电位设定成给定负电位，并且由所述预充电电位供给源供给的非选择比特线的预充电电位、和由所述字线电位供给源供给的非选择字线的电位之间的绝对值的合计值，设定成低于所述电压的电压值。
2.根据权利要求1所述的半导体存储装置，其特征是所述预充电电位供给源供给的非选择比特线的预充电电位，设定成低于所述电源电压的一半值的电压值。
3.根据权利要求1所述的半导体存储装置，其特征是所述预充电电位供给源向所述多个比特线中选择比特线供给的预充电电位，设定成比所述预充电电位供给源向所述非选择比特线供给的预充电电位要高，并且设定成所述电源电压的一半值以上的电压值。
4.根据权利要求1所述的半导体存储装置，其特征是构成所述多个存储器单元的晶体管，由在常温下单位栅极宽度的截止漏电流和栅极漏电流之间的电流量之差在2位数以内的晶体管所构成。
5.根据权利要求1所述的半导体存储装置，其特征是所述电源电压是0.5V～1.2V的电压值。
6.根据权利要求1所述的半导体存储装置，其特征是由所述字线电位供给源向非选择字线供给的负电位根据周围温度而变更。
7.根据权利要求6所述的半导体存储装置，其特征是由所述字线电位供给源向非选择字线供给的负电位的绝对值，在高温时为比常温时大的大值。
8.一种半导体存储装置，包括当被选择时依赖存储数据而产生单元电流的多个存储器单元；为了从所述多个存储器单元中访问特定的存储器单元的数据而选择的多个字线以及多个比特线；供给相当于所述多个存储器单元的数据的高电位侧的电压的电源；施加所述多个存储器单元的数据的低电位侧的电位的多个源极线；向所述多个字线施加电位的字线电位供给源；向所述多个比特线施加预充电电位的预充电电位供给源；以及向所述多个源极线施加电位的源极线电位供给源，其特征是由所述预充电电位供给源向所述多个比特线中的非选择比特线供给的预充电电位设定成比所述电源的电压要低的电位，由所述字线电位供给源向所述多个字线中非选择字线供给的电位设定成给定负电位，由所述源极电位供给源向所述多个源极线中非选择源极线供给的电位设定给定正电位，并且由所述预充电电位供给源供给的非选择比特线的预充电电位、和由所述字线电位供给源供给的非选择字线的电位之间的绝对值的合计值，设定成低于所述电压的电压值，由所述字线电位供给源供给的非选择字线的电位绝对值和由所述源极线电位供给源供给的非选择源极线的电位绝对值，设定成相互大致相等的电位。
9.根据权利要求8所述的半导体存储装置，其特征是包括接收行地址、选择所述多个字线中任一条的行解码电路，所述多个源极线的选择、非选择，根据所述行地址进行。
10.根据权利要求8所述的半导体存储装置，其特征是包括接收列地址、选择所述多个比特线中任一条的列解码电路，所述多个源极线的选择、非选择，根据所述列地址进行。
11.根据权利要求8所述的半导体存储装置，其特征是由所述源极线电位供给源供给的非选择源极线的正电位根据周围温度而变更。
12.根据权利要求11所述的半导体存储装置，其特征是由所述源极线电位供给源供给的非选择源极线的正电位，在高温时为比常温时大的大值。
13.根据权利要求6所述的半导体存储装置，其特征是半导体存储装置在具有通常动作模式和待机模式的便携式机器中使用，根据周围温度的电位的变更，按照所述便携式机器的通常动作模式和待机模式分别进行。
14.根据权利要求11所述的半导体存储装置，其特征是半导体存储装置在具有通常动作模式和待机模式的便携式机器中使用，根据周围温度的电位的变更，按照所述便携式机器的通常动作模式和待机模式分别进行。
15.一种半导体集成电路，包括具有多个存储器单元、为了从所述多个存储器单元中访问特定的存储器单元的数据而选择的多个字线以及多个比特线、选择所述多个字线中的任一个的解码电路、以及接收所述解码电路的输出而驱动选择字线的字线驱动电路、的半导体存储器；和具有低阈值电压的晶体管以及高阈值电压的晶体管的半导体电路，其特征是，所述半导体存储器的解码电路，具有其源极线与接地电位连接的晶体管，所述晶体管由和所述半导体电路所具有的低阈值电压的晶体管同种的低阈值电压晶体管所构成，所述半导体存储器的字线驱动电路，具有下拉所述字线的电位的源极线与负电位的供给线连接的下拉晶体管，所述下拉晶体管具有和所述半导体电路所具有的高阈值电压的晶体管同种的高阈值电压晶体管。
16.根据权利要求15所述的半导体集成电路，其特征是所述字线驱动电路的下拉晶体管的高阈值电压的绝对值，是和所述负电位的供给线的电位绝对值相等的值或者更大的大值。
17.根据权利要求15所述的半导体集成电路，其特征是所述字线驱动电路的下拉晶体管，由源极线与接地线连接的低阈值电压的晶体管、和源极线与所述负电位的供给线连接的高阈值电压的晶体管的并列电路所构成。
18.根据权利要求15所述的半导体集成电路，其特征是在所述半导体电路中，所述低阈值电压的晶体管，是具有作为构成虽然高漏电流但可高速动作的逻辑电路的晶体管用而形成的栅极氧化膜或阈值调整杂质的晶体管，所述高阈值电压的晶体管，是具有作为构成虽然低速动作但漏电流低的逻辑电路的晶体管用而形成的栅极氧化膜或阈值调整杂质的晶体管，
19.根据权利要求15所述的半导体集成电路，其特征是在所述半导体电路中，所述低阈值电压的晶体管，是具有作为构成逻辑电路的晶体管用而形成的栅极氧化膜或阈值调整杂质的晶体管，所述高阈值电压的晶体管，是具有作为构成模拟电路或者I/O电路的晶体管用而形成的栅极氧化膜或阈值调整杂质的晶体管
20.根据权利要求15所述的半导体集成电路，其特征是向所述半导体存储器以及所述半导体电路供给的电源电压是0.5V～1.2V的电压值。
21.根据权利要求1所述的半导体存储装置，其特征是半导体存储器装置是SRAM。
22.根据权利要求8所述的半导体存储装置，其特征是半导体存储器装置是SRAM。
23.根据权利要求1所述的半导体存储装置，其特征是半导体存储器装置是ROM。
24.一种半导体集成电路，包括权利要求1所述的半导体存储装置；和具有低阈值电压的晶体管以及高阈值电压的晶体管的半导体电路，其特征是所述半导体存储装置的字线电位供给源向非选择字线供给的负电位的绝对值，是和所述半导体电路的晶体管的高阈值电压的绝对值相等的值或者更小的小值。
全文摘要
一种半导体存储装置，多个比特线(5)中非选择比特线的预充电电位，由HPR电压源(2)设定成比确定存储在存储器单元中的数据高电位侧的电位的电源电压(Vcc)(0.5V～1.2V范围内的低电压，例如0.8V)要低的电位(例如1/2Vcc＝0.4V)。多个字线(4)中非选择字线的电位，由NWL电压源设定成给定负电位(例如－1/4Vcc＝－0.2V)。上述非选择比特线的预充电电位(0.4V)非选择字线的负电位(－0.2V)的绝对值的合计值，设定成低于电源电压(Vcc)(0.8V)。从而在半导体存储装置中，在有效限制多个存储器单元的截止漏电流的同时、可以有效限制栅极漏电流以及GIDL漏电流。
文档编号H01L21/70GK1479313SQ0314754
公开日2004年3月3日 申请日期2003年7月22日 优先权日2002年7月24日
发明者山内宽行 申请人:松下电器产业株式会社