专利名称：晶体管集成电路装置及其制造方法
技术领域：
本发明涉及一种晶体管集成电路装置和制造该晶体管集成电路装置的方法，并且尤其涉及其中每一个都是由晶体管、电阻器和电容器等构成的电路集成在半导体衬底上的装置(半导体芯片等)，以及制造这种集成电路的方法。
背景技术：
众所周知，处理高频信号的功率晶体管电路采用其中多个晶体管(例如，异质结双极晶体管)并联连接的结构，以便确保高频特性(图8)。图8中，直流电压(偏置电压)通过公共偏置电阻器102施加到每个晶体管101的基极，并且高频信号通过公共阻断(common cut)电容器103输入到每个晶体管101的基极。每个晶体管101的发射极接地，并且来自晶体管101的输出信号从它们各自的集电极输出，所述集电极彼此公共连接。
图8所示的电路是对于假设元件的操作均匀没有变化的情况的理想电路。但是实际上，由于在元件之间在特性等方面存在差异，因此元件的操作是不均匀的。因此，在这种电路中，存在这样的问题，即，由于操作中增加的生热值，晶体管可能变得热失控(thermalrunaway)，并且晶体管的基极电流可能增加，这可能引起元件毁坏的现象。
为了解决这种问题，可以考虑通过向每个晶体管101的基极插入保护电阻104来防止基极电流增加的技术(图9)。然而，这种技术由于所述保护电阻器104而导致电路增益降低，并因此不适合于功率晶体管电路。鉴于此，在美国专利No.5608353(专利文献1)、美国专利No.5629648(专利文献2)、日本特开专利公报No.2001-196865(专利文献3)等提出了将晶体管电路构造成单元形式的技术。构造这些专利文献中公开的电路，使得由晶体管101、偏置电阻器102和阻断电容器103构成的晶体管电路(虚线部分)构造成单元形式，并且多个单元并联连接(
图10)。通过其中每个晶体管101都具有偏置电阻器102和阻断电容器103的构造，这些专利文献的电路防止了当热失控发生时引起的基极电流的增加。
在上述专利文献1到3的单元形式的晶体管电路集成在半导体衬底的情况下，可以考虑例如图11的鸟瞰图和侧视图中所示的元件布置。在图11中，阻断电容器103由上部电极和下部电极构成，该上部电极由布线金属(Au)形成且处于第一层，该下部电极由布线金属(Au)形成且处于第二层。偏置电阻器102由片(sheet)电阻值在50Ω至100Ω的数量级的电阻金属(NiCr、TaN等)形成。然而，这种电阻金属容易受到应力的影响，并且因此不能与布线金属等形成多层结构。由于这个原因，集成电路的常规制造技术需要用于偏置电阻器102的单独的空间，如图11所示，这导致了每个单元的集成面积增加的问题。这种问题在例如功率晶体管电路中更加显著，在功率晶体管电路中，大量的单元需要并联连接(图12)。
发明内容
因此，本发明的目的是提供一种晶体管集成电路装置及制造该晶体管集成电路装置的方法，该晶体管集成电路装置通过使用电阻器的特有制造技术实现了电路集成面积的减小，并且避免了由于热失控导致的元件毁坏。
为了实现上述目的，其中电路集成在半导体衬底上的本发明的晶体管集成电路装置具有下述特征。
本发明的特征是，在集成在半导体衬底上的电路中，特别是对于包括至少一个晶体管的电路；电容器，具有多个电极，向所述电极其中之一输入信号，并且所述电极中的另一个连接到所述至少一个晶体管的基极端子；以及电阻器，具有多个端子，向所述多个端子其中之一施加直流电压，并且所述端子中的另一个连接到所述至少一个晶体管的基极端子，通常，该电阻器由用于在多层的元件之间连接的制成薄膜的布线金属形成，而不是由片电阻值在50Ω至100Ω数量级的电阻金属(NiCr、TaN等)形成。
在这种情况下，优选该电阻器使用与该电容器的另一个电极相同的布线金属来与该电容器的另一个电极形成为一体。或者，优选形成该电阻器，以便与用于输送直流电压的布线形成多层结构。此外，该电路每两到五个晶体管可以包括一个电阻器和一个电容器。这里，阐明了一个晶体管的定义。双极晶体管的高频性能随着基极和集电极之间电容的降低而提高。因此，通常，通过尽可能地减小集电极区域之间夹着的基极区域，基极和集电极之间的电容减小。因此，在功率晶体管中，单位单元并联连接以合成单元的输出，其中每个单位单元设置成使得上述面积小的基极区域夹在集电极区域之间。因此，在一个基极区域夹在两个集电极之间的情况下，这种区域被认为是一个晶体管。
通过其中利用制成薄膜的布线金属来形成电阻器的制造集成电路的方法；其中利用与电容器的另一个电极相同的布线金属并且在与电容器的该另一个电极相同的制造步骤中，该电阻器与电容器的该另一个电极形成为一体的制造集成电路的方法；以及其中形成电阻器，以便与用于输送直流电压的布线形成多层结构的制造集成电路的方法来实现具有上述特征的晶体管集成电路装置。
如上所述，根据本发明，由于使用制成薄膜的布线金属作为电阻器，因此可以避免热失控造成元件毁坏，并且还可以减小电路的集成面积。此外，通过采用其中每两到五个晶体管设置一个电阻器和一个电容器的电路，电路的集成面积可以进一步减小，并且还可以期待电路特性的稳定性和热辐射特性的改善。而且，根据制造晶体管集成电路装置的方法，与常规方法相比可以减少制造步骤的数目。
附图简述图1是示出由晶体管、偏置电阻器和阻断电容器构成的示例性晶体管电路的图；图2是示出其中集成了图1的晶体管电路的根据本发明一个实施例的晶体管集成电路装置的图；图3是用于说明通过根据本发明实施例的晶体管集成电路装置减小了集成面积的图；图4是示出每单元的晶体管数目和破坏性VSWR之间关系的图；图5是用于说明通过根据本发明一个实施例的晶体管集成电路装置减小了集成面积的另一幅图；图6是用于说明根据本发明一个实施例制造晶体管集成电路方法的图；图7是用于说明制造晶体管集成电路的常规方法的图；图8是示出处理高频信号的示例性常规功率晶体管电路的图；图9是示出处理高频信号的另一个示例性常规功率晶体管电路的图；图10是示出处理高频信号的再一个示例性常规功率晶体管电路的图；图11是示出其上集成有图10的晶体管电路的半导体衬底的图；图12是示出其中多个图11的集成电路并联连接的示例性功率晶体管电路的图。
最佳实施方式通过示出其中如前面的背景技术所述的由晶体管11、偏置电阻器12和阻断电容器13构成的晶体管电路(图1)集成在半导体衬底上的例子来介绍本发明的最佳方式实施例。
图2是其中集成图1的晶体管电路的根据本发明一个实施例的晶体管集成电路装置的鸟瞰图和侧视图。图2中，阻断电容器13由上部电极和下部电极构成，该上部电极由布线金属(Au)形成且处于第一层，该下部电极由布线金属(Au)形成且处于第二层。偏置电阻器12由与阻断电容器13的下部电极相同的布线金属形成。该偏置电阻器12由制成薄膜的布线金属形成，以用作片电阻器(sheetresistor)，并且可以根据布线金属的厚度或宽度来随意设定偏置电阻器12的电阻值。注意到尽管在图2所示的例子中，偏置电阻器12形成在阻断电容器13的下部电极层，偏置电阻器12也可以利用相同的布线金属形成在上部电极层。
本发明的特征在于偏置电阻器12由如上所述制成薄膜的布线金属形成。通过这种特性，与常规电阻器金属(NiCr、TaN等)不同，不需要考虑对偏置电阻器的应力，使得能够获得其中布线金属例如用于输送DC的布线和偏置电阻器12多层化的结构(图2)。通过这种结构，不再需要用于偏置电阻器的单独空间，由此产生了减小每单元的集成面积的有益效果。这种有益效果在例如功率晶体管的电路中更加显著，在功率晶体管电路中，大量的单元需要并联连接(图3)。从图3可以看出，根据本发明，由于相对于常规集成面积减小了垂直和水平尺寸，因此可以以更小的集成面积来构成电路。
如前面背景技术中所述，作为抵抗由于元件之间的特性差异等引起的热失控现象的措施，最优选其中每个晶体管11设置有偏置电阻器12和阻断电容器13的结构。然而，如图4所示，发明人通过实验证实如果单个单元中包括的晶体管11的数目等于五时，对热失控引起的元件毁坏的抵抗力没有变化。
因此，还可以利用形成本发明的偏置电阻器12的技术、采用其中每多个晶体管11(在图5的例子中是四)设置一个偏置电阻器12和一个阻断电容器13的单元结构。这种单元结构进一步减小了垂直尺寸，并且因此可以以甚至更小的集成面积来构成该电路。而且，由于该单元结构可以减小形成在半导体衬底上的阻断电容器13的数目和偏置电阻器12的数目，因此减小了元件之间的差异，并且相应地，可以获得稳定的电路特性。
此外，在为n个晶体管11仅提供一个公共偏置电阻器12的情况下，偏置电阻器12的值减小为在总共n个偏置电阻器12分别提供给n个晶体管11的情况下的值的n分之一。反过来说，通过形成仅仅一个偏置电阻器12，n倍的偏置电阻值施加于n个晶体管11中的每一个。因此，存在这样的优点，即使形成偏置电阻器12的布线金属的片电阻值小得只有几Ω或者更小，也可以轻易获得所需的偏置电阻值，而不增加布线金属的长宽比。
接着，说明具有上述结构的晶体管电路不仅可以减小集成面积，而且还简化了制造工艺。图6是用于说明根据本发明一个实施例制造晶体管集成电路方法的鸟瞰图和侧视图。图7是用于说明制造晶体管集成电路的常规方法的鸟瞰图和侧视图。
首先，在本发明的制造工艺和常规制造工艺中，形成晶体管(图6中的(a)和图7中的(a))。接着，在常规制造工艺中，由电阻器金属形成电阻器(图7中的(b))。接着，在本发明的制造工艺和常规制造工艺中，形成电容器的下部电极和第一层布线(图6中的(b)和图7中的(c))。在本发明中，在该制造步骤中，同时形成电阻器。接着，在本发明的制造工艺和常规制造工艺中，形成用于电容器的电介质(图6中的(c)和图7中的(d))。最后，在本发明的制造工艺和常规制造工艺中，形成电容器的上部电极和第二层布线(图6中的(d)和图7中的(e))。可以看出，本发明的制造工艺比常规制造工艺少一个步骤。
如上所述，根据本发明一个实施例的晶体管集成电路装置，由于使用制成薄膜的布线金属作为电阻器，可以避免热失控引起的元件毁坏，并且还可以减小电路的集成面积。此外，通过采用其中每多个晶体管(优选2到5个)设置一个电阻器和一个电容器的单元结构，可以进一步减小电路的集成面积，并且还可以期望电路特性的稳定性和热辐射特性的改善。此外，根据本发明一个实施例的制造晶体管集成电路装置的方法，相对于常规方法可以减少制造步骤的数目。
工业实用性本发明的晶体管集成电路装置和制造该晶体管集成电路装置的方法可以用于处理高频信号的功率晶体管电路或类似电路，并且在例如需要减小电路的集成面积，同时避免热失控引起的元件毁坏的情况下特别有用。
权利要求
1.一种晶体管集成电路装置，其中多个电路集成在半导体衬底上，该晶体管集成电路装置包括多个电路，每个电路包括至少一个晶体管；电容器，具有多个电极，向所述电极其中之一输入信号，并且所述电极中的另一个连接到所述至少一个晶体管的基极端子；以及电阻器，具有多个端子，向所述多个端子其中之一施加直流电压，并且所述端子中的另一个连接到所述至少一个晶体管的所述基极端子，其中所述电阻器是由制成薄膜的布线金属形成。
2.根据权利要求1所述的晶体管集成电路装置，其中利用与所述电容器的所述另一个电极相同的布线金属，所述电阻器与所述电容器的所述另一个电极形成为一体。
3.根据权利要求1所述的晶体管集成电路装置，其中该电阻器形成为与用于输送所述直流电压的布线一起形成多层结构。
4.根据权利要求2所述的晶体管集成电路装置，其中该电阻器形成为与用于输送所述直流电压的布线一起形成多层结构。
5.根据权利要求1所述的晶体管集成电路装置，其中所述电路中每两到五个晶体管包括一个电阻器和一个电容器。
6.根据权利要求2所述的晶体管集成电路装置，其中所述电路中每两到五个晶体管包括一个电阻器和一个电容器。
7.根据权利要求3所述的晶体管集成电路装置，其中所述电路中每两到五个晶体管包括一个电阻器和一个电容器。
8.在半导体衬底上制造集成电路的方法，其中在该集成电路包括至少一个晶体管、一个电容器以及一个电阻器的情况下，其中该电容器具有多个电极，向所述电极其中之一输入信号，并且所述电极中的另一个连接到所述至少一个晶体管的基极端子；该电阻器具有多个端子，向所述多个端子其中之一施加直流电压，并且所述端子中的另一个连接到所述至少一个晶体管的所述基极端子，利用制成薄膜的布线金属来形成所述电阻器。
9.根据权利要求8所述的制造方法，其中利用与所述电容器的所述另一个电极相同的布线金属、并且在与所述电容器的所述另一个电极的同一制造步骤中，所述电阻器与所述电容器的所述另一个电极形成为一体。
10.根据权利要求8所述的制造方法，其中该电阻器形成为与用于输送所述直流电压的布线一起形成多层结构。
11.根据权利要求9所述的制造方法，其中该电阻器形成为与用于输送所述直流电压的布线一起形成多层结构。
全文摘要
提供了一种晶体管集成电路装置及制造该晶体管集成电路装置的方法，该晶体管集成电路装置减小了电路的集成面积，同时避免由于热失控导致的元件毁坏。阻断电容器(13)由上部电极和下部电极构成，该上部电极由布线金属形成且处于第一层，该下部电极由布线金属形成且处于第二层。偏置电阻器(12)由与阻断电容器(13)的下部电极相同的布线金属形成。该偏置电阻器(12)由制成薄膜的布线金属形成，以用作片电阻器，并且可以根据布线金属的厚度或宽度来随意设定偏置电阻器(12)的电阻值。
文档编号H01L29/73GK1759481SQ20048000666
公开日2006年4月12日 申请日期2004年10月8日 优先权日2003年10月14日
发明者川岛克彦, 前田昌宏, 村山启一, 宫本裕孝 申请人:松下电器产业株式会社