专利名称：包括多层隧道势垒的非易失存储器件及其制造方法
技术领域：
本发明涉及一种包括多层隧道势垒的非易失存储器件及其制造方法，更具体而言，本发明涉及一种其中利用具有不同能量间隙的多个介电层形成隧道氧化层的非易失存储器件及其制造方法。
背景技术：
一般地，半导体存储器件可以分为易失存储器件和非易失存储器件。易失存储器件可以是动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。如果将电力提供到易失存储器件，那么可以将数据输入该器件或从该器件输出。但是，如果中断了电力供给，则数据丢失。比较而言，即使中断了电力供给，非易失存储器件仍能保持数据。闪存器件是一种代表性的非易失存储器件。
图1是示出了常规非易失存储器件的典型结构的横截面图，具体而言，这是一种浮置栅极型闪存器件。参考图1，在半导体衬底11中制备了用掺杂剂注入的源极区12a和漏极区12b。在源极和漏极区12a和12b之间的半导体衬底11中形成沟道区13。这里，栅极结构14形成于沟道区13上，并与源极区12a和漏极区12b接触。栅极结构14包括依次形成的隧道势垒层15、浮置栅极16、阻挡氧化层17、以及由导电材料形成的栅电极层18。典型地，隧道势垒层15是由介电材料形成的，且浮置栅极16由多晶硅形成。
在图1所示的常规非易失存储器件中，各个层的种类和厚度几乎到达物理极限。具体而言，隧道势垒层15不能形成小于约6到7nm的厚度。因此，需要一种具有新结构的非易失存储器件。
发明内容
本发明提供了一种非易失存储器件及其制造方法，所述存储器件在结构上得到改善来提高数据保持时间和数据写入/擦除速度。
以及本发明的一个方面，提供有一种包括多层隧道势垒层的非易失存储器件。所述器件包括半导体衬底；形成于所述半导体衬底中的源极区和漏极区；和形成于所述半导体衬底上且接触所述源极和漏极区的栅极结构。这里，栅极结构包括多层隧道势垒层，所述隧道势垒层由具有不同带隙能量的两个或更多层形成。
在一实施例中，栅极结构可以包括依次形成的隧道势垒层、浮置栅极、阻挡氧化层和栅电极层。
在另一实施例中，栅极结构可以包括依次形成的隧道势垒层、电荷存储层、阻挡氧化层和栅电极层。
隧道势垒层可以包括第一隧道势垒层，形成于所述半导体衬底上且接触源极区和漏极区；第二隧道势垒层，形成于所述第一隧道势垒层上；和第三隧道势垒层，形成于所述第二隧道势垒层上。
第二隧道势垒层具有比第一隧道势垒层和第三隧道势垒层更宽的能量带隙。
第二隧道势垒层可以由SiO2、Si3N4和Al2O3中的至少一种形成。
第一隧道势垒层可以由MO、MSiO、MSiON、和MON中的一种形成，且M是Hf、Zr、Ti、Ta、Al、Ln(镧系)和其合金的一种。
第三隧道势垒层可以由MO、MSiO、MSiON、和MON中的一种形成，且M是Hf、Zr、Ti、Ta、Al、Ln(镧系)和其合金的一种。
依据本发明的一方面，提供有一种制造包括多层隧道势垒层的非易失存储器件的方法。所述方面包括在半导体衬底上形成栅极结构，所述栅极结构包括由两个或更多层形成的隧道势垒层；通过蚀刻栅极结构的两个侧面部分从而暴露半导体衬底的两个表面；以及通过对半导体衬底的两个表面注入掺杂剂从而形成源极区和漏极区。
所述形成栅极结构可以包括在所述半导体衬底上形成第一隧道势垒层；利用一种具有比所述第一隧道势垒层更高带隙能量的材料在第一隧道势垒层上形成第二隧道势垒层；以及利用一种具有比所述第二隧道势垒层更低带隙能量的材料在第二隧道势垒层上形成第三隧道势垒层。
参考附图，通过详细地描述其示范性实施例，本发明的以上和其它特征和优点将变得更加显见，在附图中
图1是常规的闪存存储器件的横截面图；图2是依据本发明的示范性实施例的包括多层隧道势垒层的非易失存储器件的横截面图；图3A到3E是示出根据本发明的示范性实施例的包括多层隧道势垒层的非易失存储器件的制造方法的横截面图；图4A到4C是图2所示的非易失存储器件的多层隧道势垒层的能带图；图5A是显示常规的隧道势垒层和依据本发明的隧道势垒层中的漏电流特性的曲线图；图5B示出相对于施加到常规隧道势垒层和依据本发明的隧道势垒层中每个的电压的修改的能带图；以及图5C示出各种材料的带隙能量。
具体实施例方式
下面，将参考示出了本发明的示范性实施例的附图，更加全面地描述依据本发明的包括多层隧道势垒层的非易失器件及其制造方法。
图2是依据本发明的示范性实施例的包括多层隧道势垒层的非易失存储器件的横截面图。
参考图2，在半导体衬底21中制备了用掺杂剂注入的源极区22a和漏极区22b。沟道区23形成于源极区22a和漏极区22b之间的半导体衬底21中。此外，栅极结构24形成于沟道区23上，从而其与源极区22a和漏极区22b接触。栅极结构24包括依次形成的隧道势垒层25、浮置栅极26、阻挡氧化层27和栅电极层28。
这里，本发明的特征在于隧道势垒层25，该隧道势垒层25是包括具有不同能量带隙的两个或更多材料层、优选地三个或更多材料层的多层结构。在图2所示的实施例中，隧道势垒层25由三层25a、25b和25c形成。
隧道势垒层25垂直地与半导体衬底21的沟道区域23接触，且还与浮置栅极26接触。在该情况中，分别接触沟道区23和浮置栅极26的第一隧道势垒层25a和第三隧道势垒层25c可以由一种比设置于它们之间的第二隧道势垒层25b具有更窄能量带隙的材料形成。即，第一隧道势垒层25a和第三隧道势垒层25c是由介电材料形成的绝缘层。例如，该介电材料可以是MO、MSiO、MSiON、或MON。这里，M可以是Hf、Zr、Ti、Ta、Al、Ln(镧系)或其合金。而且，第二隧道势垒层25b可以由一种比第一隧道势垒层25a和第三隧道势垒层25c具有更宽的能量带隙的材料形成。优选地，第二隧道势垒层25b可以由SiO2、Al2O3或Si3N4形成。图4示出了依据本发明的实施例的多层隧道势垒层的带隙能量图。以下，将给出带隙能量图的详细描述。
依据本发明的多层隧道势垒层可以应用于硅-氧化物-氮化物-氧化物-硅(SONOS)存储器件，而不限于图2所示的浮置栅极型闪存器件。
图3A到3E是图示根据本发明的示范性实施例的包括多层隧道势垒层的非易失存储器件的制造方法的横截面图。在本发明中，利用原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成该多层隧道势垒层。
参考图3A，在硅衬底21上形成第一隧道势垒层25a。第一隧道势垒层25a是由介电材料形成的绝缘层。如上所述，第一隧道势垒层25a可以由MO、MSiO、MSiON、或MON形成。这里，第一隧道势垒层25a可以由1到50％重量比的M形成。
其后，如图3B所示，在第一隧道势垒层25a上依次形成第二隧道势垒层25b和第三隧道势垒层25c。与第一隧道势垒层25a相似，第二和第三隧道势垒层25b和25c由介电材料形成，诸如MO、MSiO或MON。在该情况中，第三隧道势垒层25c可以由与第一隧道势垒层25a相同或不同的材料形成，但是第二隧道势垒层25b应由一种具有比第一和第三隧道势垒层25a和25c更宽能量带隙的材料形成。通常，具有高介电常数的材料具有窄的能量带隙。因此，当第二隧道势垒层25b由SiO2、Al2O3或Si3N4形成时，第三堆叠势垒层25c由一种高k材料形成。
其后，如图3C所示，在隧道势垒层25上依次形成浮置栅极26、阻挡氧化层27和栅电极层28。这里，通过沉积多晶硅或金属形成浮置栅极26。而且，通过沉积例如氧化硅的绝缘介电材料形成阻挡氧化层27。
其后，如图3D所示，蚀刻隧道势垒层25、浮置栅极26、阻挡氧化层27和栅电极层28的两个侧面部分，由此形成栅极结构24。因此，暴露了半导体衬底21的两个侧面顶部分，从而界定将形成源极和漏极的区域。
最后，如图3E所示，将半导体衬底21的两个侧面顶部分用掺杂剂注入，由此形成源极区22a和漏极区22b。于是，制造了依据本发明的实施例的包括多层隧道势垒层的非易失存储器件。
其后，将参考图2和图4A到图4C描述依据本发明的实施例的包括多层隧道势垒层的非易失存储器件的操作原理。
首先，将描述写入操作。当将Vg的电压施加到栅电极层28时，将电子从沟道23发射且通过隧道势垒层25注入到浮置栅极26中。这称为“FowlerNordheim(FM)隧道方法”。可以选择性地使用沟道热电子注入(CHEI)方法。这里，浮置栅极26用电荷充电的状态被称为数据值‘1’。其后，将描述擦除的操作。当通过栅电极层28施加-Vg的电压时，将电荷从浮置栅极26发射且通过隧道势垒层25注入沟道23。这里，将电荷从浮置栅极26发射的状态被称为数据值‘0’。
将描述读的操作。当将Vg’的电压施加到栅电极层28且将Vd’的电压施加到漏极22b时，晶体管MOSFET保持开启。在该状态中，如果在源极22a和漏极22b之间探测到大于参考电流的电流，则其被辨识为数据值‘0’。当然，相反的情况也是可能的。即，用电荷充电浮置栅极26的状态可以被称为数据值‘0’，而电荷从浮置栅极26发射的状态可以被称为数据值‘1’。
图4A到图4C是图2所示的非易失存储器件的多层隧道势垒层的能带图。
图4A示出了没有提供外部电力的状态。因为隧道势垒层25的第二隧道势垒层25b具有比第一隧道势垒层25a和第三隧道势垒层25c更高的带隙能量，所以势垒具有高的中心部分。因此，当没有提供外部电力时，电荷不能从沟道23传输到浮置栅极26或从浮置栅极26传输到沟道23。因此，存储器件在数据保持特性方面得到了改善。
图4B示出了电荷从沟道23通过隧道势垒层25传输到浮置栅极26中，其示出了写入操作，其中将Vg的电压施加到栅电极层28。在写入操作中，电荷没有传输通过第三隧道势垒层25c，由此促进了电荷注入到浮置栅极26中。
图4C示出了电荷从浮置栅极26通过隧道势垒层25传输入沟道23，其显示了存储操作，其中将-Vg的电压施加到栅电极层28。在擦除操作中，电荷没有传输通过第一隧道势垒层25a，由此促进了电荷从浮置栅极26的发射。
总之，在依据本发明的实施例的包括多层隧道势垒层的非易失存储器件中，隧道势垒层25的中间区由具有高带隙能量的材料形成，从而可以将电荷容易地注入浮置栅极26且从浮置栅极26发射。因此，非易失存储器件可以在电荷保存特性方面得到改善。
图5A是显示隧道势垒层的三个样品的漏电流特性的曲线图。隧道势垒层的第一样品由SiO2形成为约60的厚度。隧道势垒层的第二样品由HfO2/SiO2/HfO2形成为20/20/20的厚度。隧道势垒层的第三样品由SiO2/HfO2/SiO2形成为20/20/20的厚度。隧道势垒层25的第二样品的带隙能量图与图4A所示相同，且隧道势垒层25的第三样品的带隙能量图具有量子阱(QW)结构。
与依据常规方法形成的第一样品相比，依据本发明的第二样品在低的施加电压下表现低的漏电流且在高的施加电压下表现高的隧道电流。但是，第三样品表现比第一样品更差的漏电流。因此，可以看出依据本发明的包括多层隧道氧化层的非易失存储器件具有最好的特性。
图5B示出相对于施加到每个第一和第二样品的电压的修改的能带图。具体而言，第一样品是由SiO2单层形成的常规隧道势垒层，而第二样品是依据本发明由HfO2/SiO2/HfO2形成的隧道势垒层，且施加了6V和10V(Vg)的电压。参考图5B，第二样品在施加10V的高电压时表现比在施加6V的低电压时远低的带隙能量。但是，第一样品相对于施加的电压表现了小的带隙能量变化。因此，可以看出依据本发明的第二样品在低的施加电压下表现出低的漏电流，且在高的施加电压下表现高的隧道电流，如从图5A所见。
另外，依据本发明由HfO2/SiO2/HfO2形成的隧道势垒层表现非常高的耦合比(coupling ratio)。这里，耦合比指一代表施加到栅电极28的电压对浮置施加26的电势影响的值。耦合比可以简要地表达为等式1所示 换言之，耦合比rCR代表施加的电压的效率。当耦合比rCR接近1时，施加的电压被使用得更有效。当使用图5B所示的SiO2单层作为隧道势垒层时，C阻挡是0.25，C隧道是0.5，且耦合比rCR变为约0.67。相比，当使用图5B所示的HfO2/SiO2/HfO2层作为隧道势垒层时，C阻挡是0.25，C隧道是0.8，耦合比rCR变为约0.78。
考虑到材料的带隙能量，可以适当地设计依据本发明的隧道势垒层，且图5C示出了各种材料的带隙能量。参考图5C，隧道势垒层的中间部分可以由例如SiO2或Al2O3形成，且隧道势垒层的两个靠外的部分可以由具有低带隙能量的材料形成，例如，HfO2或ZrO2。除了上述的三层结构以外，可以使用任何由两个和更多层形成的结构作为隧道势垒层。即，中间层或两个或更多层中靠外的一层可以由具有高带隙能量的材料形成，且其它层可以由具有逐渐降低的带隙能量的材料形成，由此实现相同的目的。
依据本发明，非易失半导体存储器件包括由两个或更多层，优选地由三个或更多层形成的多层隧道势垒层。因此，减小了漏电流来改善数据保持特性，且可以将数据有效地写入浮置栅极或从浮置栅极擦除。
在附图和说明书中，已经公开了本发明典型的示范性实施例，尽管使用了具体的术语，但是它们仅被用于概括和描述，而非用于限制的目的。即，本发明也可以应用于SONOS存储器件而不限于浮置栅极型闪存器件，SONOS存储器件包括隧道氧化层、电荷存储层和阻挡氧化层的栅极结构。对于本发明的范围，将在权利要求中阐述。因此，本领域的普通技术人员可以理解，在不脱离由权利要求所界定的本发明的精神和范围内，可以做出形式和细节上的各种变化。
权利要求
1.一种包括多层隧道势垒层的非易失存储器件，所述器件包括半导体衬底；形成于所述半导体衬底中的源极区和漏极区；和形成于所述半导体衬底上且接触所述源极区和漏极区的栅极结构，其中，所述栅极结构包括所述多层隧道势垒层，所述多层隧道势垒层由具有不同带隙能量的至少两个层形成。
2.根据权利要求1所述的器件，其中，所述栅极结构包括依次形成的所述隧道势垒层、浮置栅极、阻挡氧化层和栅电极层。
3.根据权利要求1所述的器件，其中，所述栅极结构包括依次形成的所述隧道势垒层、电荷存储层、阻挡氧化层和栅电极层。
4.根据权利要求2所述的器件，其中，所述隧道势垒层包括第一隧道势垒层，形成于所述半导体衬底上且接触所述源极区和漏极区；第二隧道势垒层，形成于所述第一隧道势垒层上；和第三隧道势垒层，形成于所述第二隧道势垒层上。
5.根据权利要求3所述的器件，其中，所述隧道势垒层包括第一隧道势垒层，形成于所述半导体衬底上且接触所述源极区和漏极区；第二隧道势垒层，形成于所述第一隧道势垒层上；和第三隧道势垒层，形成于所述第二隧道势垒层上。
6.根据权利要求4所述的器件，其中，所述第二隧道势垒层具有比所述第一隧道势垒层和第三隧道势垒层更宽的能量带隙。
7.根据权利要求4所述的器件，其中，所述第二隧道势垒层是由选自SiO2、Si3N4和Al2O3中的至少一种形成的。
8.根据权利要求4所述的器件，其中，所述第一隧道势垒层是由选自MO、MSiO、MSiON、和MON中的一种形成，且M是选自Hf、Zr、Ti、Ta、Al、Ln(镧系)和其合金中的一种。
9.根据权利要求4所述的器件，其中，所述第三隧道势垒层是由选自MO、MSiO、MSiON、和MON中的一种形成，且M是选自Hf、Zr、Ti、Ta、Al、Ln(镧系)和其合金中的一种。
10.一种制造包括多层隧道势垒层的非易失存储器件的方法，所述方法包括在半导体衬底上形成栅极结构，所述栅极结构包括由至少两层形成的隧道势垒层；通过蚀刻所述栅极结构的两个侧面部分从而暴露所述半导体衬底的两个表面；以及通过对所述半导体衬底的两个表面注入掺杂剂从而形成源极区和漏极区。
11.根据权利要求10所述的方法，其中，所述形成栅极结构包括在所述半导体衬底上形成第一隧道势垒层；利用一种具有比所述第一隧道势垒层更高带隙能量的材料在所述第一隧道势垒层上形成第二隧道势垒层；以及利用一种具有比所述第二隧道势垒层更低带隙能量的材料在所述第二隧道势垒层上形成第三隧道势垒层。
12.根据权利要求11所述的方法，其中，所述第二隧道势垒层是由选自SiO2、Si3N4和Al2O3中的至少一种所形成。
13.根据权利要求11所述的方法，其中，所述第一隧道势垒层是由选自MO、MSiO、MSiON、和MON中的一种形成，且M是选自Hf、Zr、Ti、Ta、Al、Ln(镧系)和其合金中的一种。
14.根据权利要求11所述的方法，其中，所述第三隧道势垒层是由选自MO、MSiO、MSiON、和MON中的一种形成，且M是选自Hf、Zr、Ti、Ta、Al、Ln(镧系)和其合金中的一种。
全文摘要
本发明涉及一种包括多层隧道势垒层的非易失存储器件和制造其的方法。所述器件包括半导体衬底；形成于所述半导体衬底中的源极区和漏极区；和形成于所述半导体衬底上且接触所述源极和漏极区的栅极结构。这里，栅极结构包括多层隧道势垒层，所述隧道势垒层由具有不同带隙能量的两个或更多层形成。
文档编号H01L21/336GK1761073SQ200510106838
公开日2006年4月19日 申请日期2005年9月26日 优先权日2004年10月8日
发明者田尚勋, 金桢雨, 黄显相 申请人:三星电子株式会社