非易失性半导体存储器的制作方法

专利名称：非易失性半导体存储器的制作方法
技术领域：
本发明涉及一种非易失性半导体存储器的存储单元的栅电极结构o背景技术例如NAND型闪存等的非易失性半导体存储器的存储单元，具 有包括浮栅和控制栅电极的层积栅结构。数据的编程/擦除以如下方式 进行通过利用Fowler-Nordheim (FN)隧道效应在硅衬底与浮栅之 间移动电荷，从而引起存储单元的阈值的改变。这里，为了使非易失性半导体存储器作为非易失性半导体存储器 使用，高阈值和低阈值应该被正确地区别，并使存储单元阈值的变化 宽度(余量)大于固定宽度。但是，近年来，为了降低每比特的价格，存储单元的微型化已经 显著促进。当存储单元微型化时，由于相邻存储单元之间的干扰，阈 值的变化宽度变小。为了解决该问题，用于正确地控制阈值的变化宽 度的技术变得很必要。然而，由于在浮栅与控制栅电极之间的绝缘层上产生的泄漏，阈 值变化宽度的控制'变得困难。由于其绝缘层被称为多晶硅间电介质， 该泄漏通常称为多晶硅间电介质(IPD)泄漏。该IPD泄漏在编程时、即在将电荷从硅衬底注入到浮栅时变得 尤为显著。具体地，因为即使电荷从珪村底注入到浮栅，在同时电荷
又由于IPD泄漏而从浮栅发射到控制栅电极，所以难以控制存储单元 的阈值。发明内容根据本发明的 一个方面的非易失性半导体存储器包含存储单元， 该存储单元包括半导体衬底、在半导体衬底上的第一绝缘层、在第 一绝缘层上的浮栅、在浮栅上的第二绝缘层、和在第二绝缘层上的控 制栅电极，其中，浮栅包括与第一绝缘层相接触的第一导电层、与 第二绝缘层相接触的第二导电层、和在第一与第二导电层之间的半导 体层，且笫一和第二导电层为金属层或硅化物层。根据本发明另 一个方面的非易失性半导体存储器包含存储单元， 该存储单元包括半导体衬底、在半导体衬底上的第一绝缘层、在第 一绝缘层上的浮栅、在浮栅上的第二绝缘层、和在第二绝缘层上的控 制栅电极，其中，浮栅包括与第一绝缘层相接触的第一导电层、与 第二绝缘层相接触的第二导电层、和具有中央部分收窄的形状且配置 在第一与第二导电层之间的半导体层，且第一和第二导电层为金属层 或硅化物层。


图1是具有多晶硅结构的浮栅的存储单元。图2是具有金属结构的浮栅的存储单元。图3是IPD泄漏的机制。图4是不完全耗尽层的产生机制。图5是不完全耗尽层的产生机制。图6是弱累积层的产生机制。图7是由IPD泄漏引起的弱累积层的产生机制。图8是第一实施方式的存储单元的栅电极结构。图9是制造图8的栅电极结构的方法。图10是第二实施方式的存储单元的栅电极结构。图11是制造图IO的栅电极结构的方法。图12是笫三实施方式的存储单元的栅电极结构。图13是制造图12的栅电极结构的方法。图14第四实施方式的存储单元的栅电极结构。图15是制造图14的栅电极结构的方法。图16是第五实施方式的单元间电容。图17是第五实施方式相关表达式的参数。图18是金属栅与多晶硅栅之间的单元间电容的差异。图19是第六实施方式的栅电极结构。图20是第六实施方式的栅电极结构。图21是第六实施方式的栅电极结构。图22是第六实施方式的栅电极结构。图23是制造图19 22的栅电极结构的方法。
具体实施方式
下面参照相应的附图对本发明的非易失性半导体存储器进行详 细说明。1.概要在根据本发明的一个实施方式的存储单元的栅电极结构中，浮栅 具有3层结构。第一层为与栅绝缘层(隧道绝缘层)相接触的第一导 电层，接下来的层是与IPD相接触的第二导电层，最后一层为在第一 和第二导电层之间的半导体层。第一和第二导电层为金属层或硅化物层，半导体层为多晶硅层或诸如硅锗的化合物半导体层。根据如此的栅电极结构，由于第一和第二导电层的存在，不会在 浮栅中产生不完全耗尽层或弱累积层。另外，由于半导体层位于第一 和笫二导电层之间，耗尽层形成在浮栅的侧表面上，因此，在浮栅侧 表面和耗尽层之间所产生的电容性耦合(FG边缘耦合)减弱。因此，改善了存储单元的电容性耦合率，写效率由于IPD泄漏
的减小而得以改善。另外，由于存储单元的阈值的变化宽度可以被正 确地控制，能够有助于存储单元的微型化。2.写效率IPD泄漏极大地影响写效率。作为用于抑制IPD泄漏的栅电极结构，所研究的是以金属夹着 IPD的结构(JP-A 2005-133624)，和在以高电介质材料构成的IPD 与浮栅之间设置金属的结构(JP-A 2005-300432 )。但是，由于这两种结构都未考虑在浮栅侧表面和耗尽层之间所产 生的电容性耦合(FG边缘耦合)，因此，不能应对存储单元的微型 化。将对与此进行说明。图1与图2示出在浮栅寄生的电容。图l是浮栅包括多晶硅层的情况，图2是浮栅包含金属层的情况。由FG边缘耦合产生的电容Cfd为在浮栅FG与半导体衬底Sub 之间产生的电容中的一个。因此，当浮栅FG与沟道之间的电容Cfs 和浮栅FG与控制栅电极CG之间的电容Cfc由于微型化而变小时， 电容Cfd相应地变大，因此，存储单元的电容性耦合率变小，其中电 容性耦合率由Cfc/(Cfc+Cfs+2Cfd)定义。此时，由于施加到隧道绝缘层上的电场变小，其结果，写效率由 于减弱的电场而降低。图3示出该状态。通常，为了进行正常的写，需要将大于等于 10 mega V/cm的电场施加到隧道绝缘层上，同时，将施加到IPD上 的电场抑制到小于等于3 mega V/cm。但是，当存储单元的电容性耦 合率变小时，施加到适时的绝缘层上的电场减弱，而施加到IPD上的 电场变强。另外，浮栅与沟道之间的电容与沟道与浮栅通过适当的绝缘层相 互面对的面积成比例.但是，这种面积与栅长的平方成比例地减小， 并且与存储单元的微型化成比例。另一方面，即使存储单元缩小，电 容Cfd也不减小。因此，在后55nm世代的工艺中，不能忽视FG边 缘耦合对电容性耦合率的影响。因此，为了实现存储单元的微型化，必须使FG边缘耦合所造成 的电容Cfd减小。除了电容Cfd之外，写效率由于以下的因素而恶化。首先，如图l所示，当浮栅包括多晶硅层时，在写时，写效率由 于在浮栅与隧道绝缘层之间所产生的耗尽层而恶化。图4和5说明了其原理。由于多晶硅是以高浓度掺杂的，而且费米能级在导带中，在浮栅 与隧道绝缘层之间产生了电荷不完全消失的区域、即不完全耗尽层。 另外，在不完全耗尽层与隧道绝缘层之间，产生了完全耗尽的完全耗 尽层。但是，事实上，由于完全耗尽层的宽度极窄，包含多晶硅的浮栅 的耗尽层受不完全耗尽层的控制(例如，参考H. Watanabe， IEEE TED52， 2265， 2005)。注意，常规的方式、如非退化硅所使用的耗尽近似是假设完全耗 尽的，因此，当评价这种耗尽层的宽度时，耗尽层的宽度被低估。因 此，根据耗尽近似的耗尽层的宽度，窄于在实际写时所产生的耗尽层 的宽度。这意味着，随着存储单元的微型化，迄今所忽略的耗尽层大大地 影响写特性。具体地，虽然在浮栅与隧道绝缘层之间的界面上产生的 耗尽层降低了施加到隧道绝缘层上的电场，当写余量变小时，该现象 成为特性恶化的一个危险因素。接下来，对累积层对写效率发挥作用的效果进行说明。 根据玻尔兹曼近似，多晶硅的积累层被完全忽略。其原因如下。 即，由于多晶硅的施主浓度极高，即使多晶硅的表面的能带弯曲，电 子也立即指数地沉积以返回初始状态。因此，实际上，该带并未实际 弯曲。然而，这种考虑方式并不正确(例如，参考H.Watanabe等，Ext. Abs.SSDM， 504， 2005)。如图6所示，在多晶硅中，由于积累层的宽度很窄，因此由量子 排斥效应而引起的电子的指数型积累并未发生。相反，能带弯曲变得 比过去几十年所认为的要大得多，而且电子状态的密度根据能带弯曲 而平方4艮地增加。因此，在多晶硅表面产生了积累层。该积累层称为"弱积累层"，由于电荷在多晶硅的表面不以指数函 数、而以平方根函数被沉积。如图7所示，在写时，在浮栅和IPD之间的界面上所产生的弱 积累层使IPD的隧道势垒降低。其结果，由于指数地增加了 IPD泄漏，该现象在很大程度上降 低了写效率。因此，为了消除不完全耗尽层与弱积累层的影响，有不用多晶硅 而用金属构成浮栅的方法。但是，如图2所示，当以金属构成浮栅时，耗尽层不在浮栅的侧 表面形成。因此，由FG边缘耦合引起的电容未被抑制。如上所述， 由于存储单元的电容性耦合率变小，这成为妨碍存储单元微型化的一 个因素。3.实施方式接下来，将对最佳实施方式进行说明。 (1)第1实施方式 A.结构图8示出第1实施方式的栅电极结构。作为源/漏，扩散层12形成于半导体衬底11的表面区域上。浮 栅FG隔着栅绝缘层(沟道绝缘层)13形成在扩散层12之间的沟道 上。栅绝缘层13包含例如氧化硅。浮栅FG具有从栅绝缘层13 —侧按顺序形成的金属层14a、多 晶硅层14c和金属层14b的三层结构。设置金属层14a、 14b，以使得不会在浮栅FG的上表面和下表 面上产生不完全耗尽层和弱积累层。为了充分获得上述功能，金属层 14a、 14b各自的厚度不小于0.4nm。金属层14a、 14b从包括铝、铂、铜、金及它们的合金的组中进 行选择。设置在金属层14a、 14b之间的多晶硅层14c占据了浮栅FG的 中央位置。因此，耗尽层形成在浮栅FG (多晶硅层14c)的侧表面， 并因此因FG边缘耦合而造成的电容Cfd变小。控制栅电极CG隔着IPD 15形成在浮栅FG上。 IPD 15包括例如氧化硅/氮化珪/氧化硅(ONO )层积结构。控制 栅电极CG包括例如多晶硅、硅化物、金属或它们的层积结构。B.制造方法接下来，将对图8的层积结构的制造方法进行说明。 首先，如图9A所示，利用热氧化法或其他的传统方法，在硅衬 底(半导体衬底)ll上形成氧化硅层(栅绝缘层)13。然后，利用溅 射法，在氧化硅层13上形成金属层14a。之后，如图9B所示，通过 对金属层14a进行回刻(etch-back)，将金属层14a的厚度制成为不 小于0.4nm的预定数值，例如约0.5nm。然后，如图9C所示，利用CVD法，在金属层14a上形成厚度 为例如约50nm的含杂质的导电多晶硅层14c。然后，如图9D所示， 利用溅射法，在多晶硅层14c上形成厚度为例如约0.5nm的金属层 14b。之后，利用CVD法或其他的常规方法，在金属层14b上形成IPD 15。接下来，如图9E所示，利用CVD法，在IPD15上形成含杂质 的导电多晶硅层16。然后，利用光刻法形成掩模图案，并利用该掩模图案，顺序地刻 蚀多晶珪层16、 IPD 15、金属层14b、多晶硅层14c、金属层14a或 氧化硅层13，从而完成存储单元的栅电极。 C. 优点如此，根据第1实施方式，浮栅具有以两个金属层夹着多晶硅层 的夹层结构。因此，由于不会产生不完全耗尽层和弱积累层，而且FG边缘耦合变小，所以，因为IPD泄漏的减小，能够改善存储单元的电容性耦 合率和存储单元的微型化。(2)第2实施方式 A.结构图10示出第2实施方式的层积结构。作为源/漏，扩散层12形成在半导体衬底11的表面区域上。浮 栅FG隔着栅绝缘层(沟道绝缘层)13形成在扩散层12间的沟道上。 栅绝缘层13包括例如氧化硅。浮栅FG具有在栅绝缘层13 —侧，按硅化物层17a、多晶硅层 14c和硅化物层17b的顺序形成的三层结构。设置硅化物层17a、 17b，以使得不会在浮栅FG的上表面与下 表面上产生不完全耗尽层或弱积累层。为了充分产生上述功能，将硅 化物层17a、 17b的各自厚度制成不小于0.4nm。硅化物层17a、 17b从包含珪化钴、硅化镍、硅化鴒、硅化钛、 硅化钽、硅化钌的组中进行选择。设置在硅化物层17a、 17b之间的多晶硅层14c占据了浮栅FG 的中央位置。因此，在浮栅FG(多晶硅层14c)的侧表面上形成耗尽 层，且因此使由于FG边缘耦合引起的电容Cfd变小。控制栅电极CG隔着IPD 15形成在浮栅FG上。IPD 15包括例如氧化硅/氮化珪/氧化硅(ONO )层积结构。控制 栅电极CG包括例如多晶硅、硅化物、金属或它们的层积结构。 B.制造方法这里将对图10的栅电极结构的制造方法进行说明。首先，如图11A所示，利用热氧化法或其他的常规方法，在硅衬底(半导体衬底)ll上形成氧化硅层(栅绝缘层)13。另外，利用CVD法，在氧化硅层13上形成多晶硅层18。接下来，利用溅射法，在多晶硅层18上形成钴(Co)层19。之后，如图11B所示，当利用退火，使在多晶硅层18中的硅原子和在钴层19中的钴原子扩散以相互反应时，形成了硅化钴(CoxSik;0<x<l)层17a。接下来，如图IIC所示，通过对硅化钴层17a进行回刻，将硅 化钴层17a的厚度制成不小于0.4nm的预定厚度，例如约0.5nm。然后，如图IID所示，利用CVD法在珪化钴层17a上形成含杂 质的导电多晶硅层14c。另外，利用溅射法，在多晶硅层14c上形成 钴层20。之后，如图11E所示，当利用退火，使在多晶硅层14c中的 硅原子和在钴层20中的钴原子扩散以相互反应时，形成了硅化钴 (Co艮x; 0<x<l)层17b。此时，并不是全部的多晶硅层14c、而只是其在钴层一侧的部分 被制成硅化物。另外，对退火条件进行设置，以使在退火之后剩下的 多晶硅层14c的厚度变为预定数值，例如约50nm。然后，如图11F所示，通过对硅化钴层17b进行回刻，将硅化 钴层17b的厚度制成为不小于0.4nm的厚度，例如约0.5nm。然后， 利用CVD法或其他常规方法，在珪化钴层17b上形成IPD15，并在 IPD 15上形成含杂质的导电多晶硅层16。然后，利用光刻法形成掩模图案，并利用该掩模图案顺序地刻蚀 多晶硅层16、 IPD 15、珪化钴层17b或氧化珪层13，从而完成存储 单元的栅电极。注意，虽然在本例中使用了钴层19、 20，但是，也可以使用包 括诸如镍层、鴒层、钛层、钌层与硅反应而得到的金属硅化物层的材 料。c.优点如此，根据第2实施方式，浮栅具有以两个硅化物层夹着多晶硅 层的夹层结构。因此，由于不会产生不完全耗尽层和弱积累层，而且FG边缘耦 合变弱，所以，因为IPD泄漏的减小，故能够改善存储单元的耦合电 容率以及存储单元的微型化。(3)第3实施方式 A.结构图12示出第3实施方式的层积结构。作为源/漏，扩散层12形成在半导体衬底11的表面区域上。在 扩散层12之间的沟道上，隔着栅绝缘层(沟道绝缘层)13形成浮栅 FG。栅绝缘层13包含例如氧化硅。按照硅化物层17a、多晶硅层14c和金属层14b的顺序，从栅绝 缘层13—侧，形成具有三层结构的浮栅FG。设置硅化物层17a，以使得不会在浮栅FG的下表面上产生不完 全耗尽层或弱积累层；设置金属层14b,以使得不会在浮栅FG的上 表面上形成不完全耗尽层或弱积累层。为了充分获得如此的功能，硅 化物层17a和金属层14b各自的厚度不小于0.4nm。硅化物层17a从包括珪化钴、硅化镍、硅化鴒、硅化钛、硅化钽 和硅化钌的组中进行选择。金属层14b从包括铝、铂、铜、金和它们的合金的组中进行选择。设置在硅化物层17a与金属层14b之间的多晶硅层14c占据了浮 栅FG的中央位置。因此，在浮栅FG (多晶硅层14c)的侧表面上形 成耗尽层，并因此使由FG边缘耦合造成的电容Cfd变小。控制栅电极CG隔着1PD 15形成在浮栅FG上。IPD 15包含例如ONO (氧化硅/氮化珪/氧化硅)层积结构。控制栅电极CG包含例如多晶硅、硅化物、金属或它们的层积结构。B. 制造方法接下来，将对图12的层积结构的制造方法进行说明。首先，如图13A所示，利用热氧化法或其他的常规方法，在硅衬底(半导体衬底)11上，形成氧化硅层(栅绝缘层)13。另外，利用CVD法，在氧化硅层13上形成多晶硅层18。然后，利用'减射法，在多晶珪层18上形成钴(Co)层19。之后，如图13B所示，当利用退火，使在多晶硅层18中的硅原子和在钴层19中的钴原子扩散以相互反应时，形成了硅化钴(COxSik; 0<x<l)层17a。接下来，如图13C所示，通过对硅化钴层17a进行回刻，将硅 化钴层17a的厚度制成不小于0.4nm的预定数值，例如约0.5nm。另 外，如图13D所示，利用CVD法，在硅化钴层17a上形成厚度例如 约为50nm的含杂质的导电多晶硅层14c。然后，如图13E所示，利用溅射法，在多晶硅层14c上形成厚 度例如约为0.5nm的金属层14b。之后，利用CVD法或其他的常规 方法，在金属层14b上形成IPD 15,并在IPD 15上形成含杂质的导 电多晶硅层16。然后，利用光刻法形成掩模图案，另外，利用该掩模图案，顺序 地刻蚀多晶硅层16、 IPD 15、金属层14b、多晶珪层14c、硅化钴层 17a或氧化硅层13，从而完成存储单元的栅电极。注意，虽然在本例中使用了钴层19,但是，也可以使用包含诸 如镍层、鴒层、钛层、钽层和钌层与硅反应而形成的金属硅化物层的 材料。C. 优点如此，根据第3实施方式，浮栅具有在硅化物层与金属层之间夹 着多晶硅层的夹层结构。
因此，由于不会产生不完全耗尽层和弱积累层，而且FG边缘耦 合变弱，因此由于IPD泄漏的减弱，能够改善存储单元的电容性耦合 率以及存储单元的微型化。(4)第4实施方式A. 结构图14示出第4实施方式的栅电极结构。作为源/漏，扩散层12形成在半导体衬底11的表面区域上。浮 栅FG隔着栅电极绝缘层(沟道绝缘层)13形成在扩散层12间的沟 道上。栅绝缘层13包含例如氧化硅。从栅绝缘层13 —侧，按照金属层14a、多晶硅层14c和珪化物 层17b的顺序形成具有三层结构的的浮栅FG。设置金属层14a，以使得不会在浮栅FG的下表面上产生不完全 耗尽层或弱积累层；设置硅化物层17b,以使得不会在浮栅FG的上 表面上产生不完全耗尽层或弱积累层。为了充分获得上述功能，金属 层14a和硅化物层17b各自的厚度不小于0.4nm。金属层14a从包括铝、铂、铜、金及它们的合金的组中进行选择。硅化物层17b从包括珪化钴、硅化镍、硅化鴒、硅化钛、硅化钽、 和硅化钉的组中进行选择。设置在金属层14a与硅化物层17b之间的多晶硅层14c占据了浮 栅FG的中央位置。因此，在浮栅FG (多晶硅层14c)侧表面形成耗 尽层，由此因FG边缘耦合而造成的电容Cfd变小。控制栅电极CG隔着IPD 15形成在浮栅FG上。IPD 15包括例如氧化硅/氮化珪/氧化硅(ONO )层积结构。控制 栅电极CG包括例如多晶硅、硅化物、金属或它们的层积结构。B. 制造方法接下来，将对图14的层积结构的制造方法的例子进行说明。
首先，如图15A所示，利用热氧化法或其他常规的方法，在硅 衬底(半导体衬底)ll上形成氧化硅层(栅绝缘层)13。另外，利用 溅射法，在氧化硅层13上形成金属层14a。之后，如图15B所示， 对金属层14a进行回刻，将金属层14a的厚度制成不小于0.4nm的预 定数值，例如约0.5nm。然后，如图15C所示，利用CVD法，在金属层14a上形成含杂 质的导电多晶硅层14c。另外，如图15D所示，利用溅射法，在多晶 硅层14c上形成钴层20。之后，如图15E所示，当使硅化物层14c 中的硅原子和钴层20中的钴原子扩散以相互反应时，形成了硅化钴 (CoxSi^ 0<x<l)层17b。此时，并不是全部的多晶硅层14c而是其在钴层一侧的部分被制 成硅化物。另外，设置退火条件，使得在退火之后剩下的多晶硅层14c 的厚度变为预定数值，例如约50nm。然后，如图15F所示，对硅化钴层17b进行回刻，将硅化钴层 17b的厚度制成不小于0.4nm，例如约0.5nm。之后，利用CVD法或 其他的常规方法，在硅化钴层17b上形成IPD 15，并在IPD 15上形 成含杂质的导电多晶硅层16。然后，利用光刻法形成掩模图案，并利用该掩模图案对多晶硅层 16、 IPD 15、硅化钴层17b、多晶珪层14c、金属层14a或氧化珪层 13进行顺序刻蚀，从而完成存储单元的栅电极。注意，虽然本实例中使用了钴层20，但是，也可以使用含有如 镍层、钨层、钛层、钽层和钌层与硅反应而形成的金属硅化物层的材 料。C. 优点如此，根据第4实施方式，浮栅具有在金属层与硅化物层之间夹 着多晶硅层的夹层结构。因此，由于不会产生不完全耗尽层与弱积累层，而且FG边缘耦 合变弱，因此，由于IPD泄漏的减小，能够改善存储单元的电容性耦合率和存储单元的微型化。(5)第5实施方式第5实施方式涉及以下技术，即在第1~第4实施方式的栅电极 结构被用于具有多个存储单元相邻排列的单元阵列结构的非易失性 半导体存储器、例如NAND型闪存的情况下，抑制单元之间的干扰(单 元间干扰)的技术。图16示出单元间干扰的状态。单元间干扰主要在垂直于字线(控制栅电极CG)延伸方向的方 向上产生，即，单元间干扰在y方向上彼此相邻的两个存储单元之间 产生。在本发明实施方式的栅电极结构中，由于浮栅具有三层结构， 所以单元间干扰可以用电容Ca、 Cb和Cc表示。这里，如图17所示，当IPD侧的导电层14b、 17b的厚度被设 为"a"、多晶硅层14c的厚度被设为"p"、栅绝缘层(沟道绝缘层)的 导电层14a、 17a的厚度被设为"Y"、而两个彼此相邻存储单元浮栅间 的间隔被设为"S"时，首先，获得如图18所示的关系。该关系是彼此相邻的两个存储单元浮栅间的间隔S (nm)、与 在具有多晶硅结构的浮栅的存储单元的情况下的单元间电容和在具 有金属结构的浮栅的存储单元的情况下的单元间电容之间的电容差A 电容(％ )之间的关系。从该关系可知，单元之间的间隔S越窄，两种情况的两个单元间 电容的电容差A电容(％ )越大。即、与具有多晶硅结构浮栅的存储 单元相比较，在具有金属结构的浮栅FG的存储单元中，两个相邻的 存储单元的浮栅间所产生的单元间电容变大。该关系表示如下Y (=以％表示的A电容)=-2.2nm"xX(-S nm) + 24。 其含义在于，在本发明例中的三层结构栅电极的情况下，导电层 14a、 17a和导电层14b、 17b的总厚度除以作为半导体层的多晶硅层 的厚度的值越大，单元间电容越大，从而引起了与具有金属结构的浮
栅存储单元相同的问题。因此，当将本发明实施方式的栅电极结构应用于非易失性半导体存储器时，如此所获得的数值，即、导电层14a、 17a与导电层14b、 17b的总厚度除以半导体层的多晶硅层的厚度的值至小应大于以％表 示的Y ( =-2.2xX+24)。即、如果满足关系式100x U + y ) /p<-2.2xS+24 (1)就不会产生在金属结构的常规浮栅FG中产生的问题。注意，参数S为彼此相邻的两个存储单元的浮栅之间的间隔。但 是，在间隔S中存在工艺偏差，因此，在设计上，间隔需要根据成品 率，以统计上允许的单元间隔最小值为目标。另外，在本实施方式中，虽然讨论了在垂直于字线的方向(y方 向)上彼此相邻的两个存储单元，但是，存储单元也在沿字线的延伸 方向(X方向)上彼此相邻。因此，需要对沿字线方向上彼此相邻的两个存储单元进行相同的研究。此时，虽然两个间隔S相同是没有问题的，但是当间隔不同时， 使用小的间隔s,对"a"、 "p"、 "y"进行确定，以满足上述公式(1)。(6)第6实施方式第6实施方式涉及浮栅的形状。本实施方式用于与第1~第4实 施方式的栅电极结构相结合。图19~22示出第6实施方式的栅电极结构。图19对应于第1实施方式的栅电极结构，图20对应于第2实施 方式的栅电极结构，图21对应于第3实施方式的栅电极结构，图22 对应于第4实施方式的栅电极结构。本实施方式的栅电极结构的特性在于，设置在第一导电层(金属 层或硅化物层)14a、 17a和第二导电层(金属层或硅化物层)14b、 17b之间的半导体层21的中央部分收窄，因此、总体上，浮栅FG变 成如中央部分收窄的手鼓形状。在第1 第4实施方式中，假设占据浮栅FG的中央部分的半导 体层为多晶硅。但是，在本实施方式中，使用化合物半导体，如硅锗 (SiGe)。其原因在于，与其他材料相比，诸如硅锗的化合物半导体的刻蚀速率快，因而容易形成中央部分收窄的手鼓形状。图23示出图19~图22的栅电极结构的制造方法的例子。 由在第1 ~第4实施方式中描述的制造方法得到的分层结构的图23A显示了栅电极被图案化前的状态，其中所夹着的多晶硅14c由硅锗代替。之后，如图23B所示，例如，当以RIE刻蚀每个层时，由于半导体层21的刻蚀速率比较快，完成了具有中央部分收窄的手鼓形状的浮栅FG。另外，对于除半导体层21以外的层，侧表面变得近似垂 直于半导体衬底U的表面。另外，当使用这种层积栅电极结构的栅电极作为掩模，以自对准 方式将杂质离子注入到半导体衬底11时，形成扩散层12作为源/漏。根据第6实施方式，由于半导体层21的中央部分是压缩的，因 此，能够将因FG边缘耦合而引起的电容性耦合率降低或单元间干扰 的增加的问题抑制到最小水平。(7)其他如上所述，根据本发明的实施例，提出了将其中仅在其一部分中 产生了不完全耗尽层和弱积累层的栅电极结构进行金属化处理或制 成为硅化物。因此，能够有效地防止不完全耗尽层和弱积累层的产生， 而不会增加由FG边缘耦合和单元间电容所引起的电容。另外，同时 能够通过控制被金属化处理或制成为硅化物的部分的厚度，来解决由 于存储单元微型化而产生的单元间干扰问题。本发明实施例的非易失性存储器的存储单元栅电极结构，可以用 于具有层积栅结构的存储单元的通常的非易失性半导体存储器，另
外，具体地，该栅电极结构对于其中存储单元的微型化重要的NAND 型闪存很有效。结论根据本发明的实施例，利用新型的栅电极结构，抑制了 IPD泄 漏，并正确地控制了存储单元阈值的变化宽度，据此可以改善存储单 元的微型化。其他的优点和变更对本领域的技术人员是显而易见的。因此，本 发明更广泛的方面并不仅限于此处所示和描述的具体细节和代表实 施方式。因此，可以不脱离本发明的权利要求及其等价物的精神和范 围内进行各种变更。
权利要求
1.一种包含存储单元的非易失性半导体存储器，该存储单元包含半导体衬底，在所述半导体衬底上的第一绝缘层，在所述第一绝缘层上的浮栅，在所述浮栅上的第二绝缘层，在所述第二绝缘层上的控制栅电极，其中，所述浮栅包含与所述第一绝缘层相接触的第一导电层、与所述第二绝缘层相接触的第二导电层、和在所述第一和第二导电层之间的半导体层，每个所述第一导电层和第二导电层为金属层或硅化物层。
2. 根据权利要求1所述的非易失性半导体存储器，其中，所述 第一和第二导电层中的每个为金属层。
3. 根据权利要求1所述的非易失性半导体存储器，其中，所述 笫一和第二导电层中的每个为硅化物层。
4. 根据权利要求1所述的非易失性半导体存储器，其中，所述 第一导电层为金属层，所述第二导电层为硅化物层。
5. 根据权利要求l所述的非易失性半导体存储器，其中，所述 第一导电层为硅化物层，所述第二导电层为金属层。
6. 根据权利要求1所述的非易失性半导体存储器，其中，所述 金属层从包括铝、铂、铜、金及它们的合金的组中进行选择，
7. 根据权利要求1所述的非易失性半导体存储器，其中，所述 硅化物层从包括硅化钴、硅化镍、硅化鴒、硅化钛、硅化钽和硅化钌 的组中进行选择。
8. 根据权利要求1所述的非易失性半导体存储器，其中，所述 第一和第二导电层每个的厚度大于等于0.4nm。
9. 根据权利要求l所述的非易失性半导体存储器，其中，所述 半导体存储器至少包含两个彼此相邻的所述存储单元，且用所述第一和第二导电层的厚度之和除以半导体层厚度所得的数值小于-0.022 nm"x(彼此相邻的两个存储单元的浮栅间的间隔)+0.24。
10. —种包含存储单元的非易失性半导体存储器， 该存储单元包含半导体衬底，在所述半导体衬底上的第 一绝缘层， 在所述第一绝缘层上的浮栅， 在所述浮栅上的第二绝缘层， 在所述第二绝缘层上的控制栅电极， 其中，所述浮栅包括与所述第 一绝缘层相接触的第 一导电层、与所 述第二绝缘层相接触的第二导电层、具有中央部分收窄的形状且设置 在所述第一与第二导电层之间的半导体层，且所述第一和第二导电层 中的每个为金属层或硅化物层。
11. 根据权利要求10所述的非易失性半导体存储器，其中， 所述金属层包含从包括铝、铂、铜、金及它们的合金的组中选择的一种金属，所述硅化物层从包括硅化钴、硅化镍、硅化鴒、硅化钛、 硅化钽、和硅化钌的组中进行选择。
12. 根据权利要求10所述的非易失性半导体存储器，其中，所 述第一和第二导电层每个的厚度大于等于0.4nm。
13. 根据权利要求10所述的非易失性半导体存储器，其中，所 述半导体层包括含硅锗的化合物半导体。
14. 根据权利要求10所述的非易失性半导体存储器，其中，所 述半导体存储器至少包含两个彼此相邻的所述存储单元，且用所述第 一和第二导电层的厚度之和除以所述半导体层的厚度所得的数值小 于-0.022 nm"x(彼此相邻的两个存储单元的浮栅间的间隔)+0.24。
15. —种制造权利要求3所述的非易失性半导体存储器的方法， 其中，在沉积所述第一多晶硅层之后，通过使全部所述第一多晶硅层 成为硅化物而形成所述第一硅化物层；在所述第一硅化物层上沉积第 二多晶硅层之后，通过使所述第二多晶硅层的一部分成为硅化物而形 成所述第二硅化物层和半导体层。
16. —种制造权利要求4所述的非易失性半导体存储器的方法， 其中，在所述金属层上沉积所述多晶硅层之后，通过使所述多晶硅层 的一部分成为硅化物而形成所述硅化物层和半导体层。
17. 根据权利要求16所述的制造非易失性半导体存储器的方 法，其中，在沉积所述多晶硅层之后，通过使全部所述多晶硅层成为 硅化物而形成所述硅化物层。
18. —种制造权利要求10所述的非易失性半导体存储器的方 法，其中，在沉积所述第一导电层、半导体层和第二导电层并图案化 之后，通过对所述半导体层的侧表面进行各向同性刻蚀来形成所述半 导体层的收窄。
全文摘要
一种包含存储单元的非易失性半导体存储器，该存储单元包括半导体衬底、在半导体衬底上的第一绝缘层、在第一绝缘层上的浮栅、在浮栅上的第二绝缘层、和在第二绝缘层上的控制栅电极，其中，浮栅包括与第一绝缘层相接触的第一导电层、与第二绝缘层相接触的第二导电层、和在第一与第二导电层之间的半导体层，且第一与第二导电层中的每个为金属层或硅化物层。
文档编号H01L29/40GK101127367SQ20071014106
公开日2008年2月20日 申请日期2007年8月16日 优先权日2006年8月16日
发明者渡边浩志 申请人:株式会社东芝