专利名称：半导体存储器中形成图案的方法
技术领域：
本发明是关于一种形成半导体的方法，且特别是关于一种使用间隔物而 在半导体存储器中形成图案的方法。
背景技术：
当更高度集成半导体元件时，半导体元件要求高于用以制造图案的光刻
设备的解析度(resolution)。例如，虽然使用光刻设备通过单一曝光而可解析 的最小尺寸为45nm，半导体元件却可能需要低于40nm的解析度。因此， 为了克服在形成极细微(ultra-fme)图案时光刻设备的限制，已提出了各种方 法。其中之一就是使用间隔物来形成图案的方法。
使用间隔物来形成图案的方法包括在蚀刻目标层上形成预定尺寸的材 料层图案；绕着材料层图案来形成间隔物；以及使用间隔物来作为蚀刻掩模 来蚀刻蚀刻目标层。这样，可形成细微度相当于间隔物的厚度的图案。
因此，使用间隔物来形成图案的方法被广泛地应用于在被高度集成的半 导体存储器中形成图案。
然而，由于间隔物是无论位置为何，皆形成为相同厚度，所以很难同时 以单一掩模来形成诸如线条/空间的重复的细微图案及大于预定尺寸的图案。 因此，形成重复的细微图案的工艺及形成大于预定尺寸的图案的工艺应该以 不同的掩模来分开执行。因此，有可能发生在掩模之间的未对准 (misalignments换言之，当以使用间隔物来形成图案的方法来形成不同尺寸 的图案时，可能会由于不同的掩模而发生未对准，这可能会造成部分不同的 图案间隔。
这种部分不同的图案间隔可能会在例如快闪存储器的元件中造成严重 问题，快闪存储器中图案间的间隔会对元件特性造成显著影响。源极选择晶 体管和其相邻的字线之间的间隔以及漏极选^奪晶体管和其相邻的字线之间
的间隔会对快闪存储器的特性造成最显著的影响。若这些间隔不均匀且不满 足临界尺寸(CD: critical dimension),在操作元件时可能会发生例如编程千扰(program disturbance)的严重问题，然后元件无法正常操作。
图1示出了具有通过使用间隔物来形成图案的典型方法所形成的未对准 图案的半导体存储器的截面图。
参照图1，漏极选择晶体管的栅极110与相邻于漏极选择晶体管的单元 晶体管(cell transistor)的栅极130间的间隔和相邻的区块(block)中漏极选择晶 体管的栅极120与相邻于漏极选择晶体管的单元晶体管的栅极132间的间隔 彼此不匹配。在此情况下，在操作元件期间，可能会发生严重的问题，且因 而降低元件的可靠度。这种问题也会时常发生于图案间的间隔会明显影响到 元件特性的其他存储器中。
发明内容
本发明的实施例针对在半导体存储器中形成图案的方法，使得当重复的 线条图案及大于预定尺寸的图案同时存在时，在图案之间的间隔是均匀的。
在一个实施例中， 一种在半导体存储器中形成图案的方法包括在形成 于半导体衬底上的目标层上，形成以第 一 间隔布置的第 一 间隔物以及以第二
间隔布置的第二间隔物；形成掩模图案，以覆盖由相邻的第二间隔物所界定 的目标层的部分；以及使用第一间隔物、第二间隔物及掩模图案来作为蚀刻 掩模，以将目标层图案化，藉以形成至少两个第一图案及至少一个第二图案，
其中，第二图案比第一图案宽。
第二间隔的宽度优选地比第二图案的宽度小第二间隔物的两倍厚度。
形成第一间隔物及第二间隔物优选地包括在目标层上形成牺牲层；通 过蚀刻牺牲层来形成第一牺牲层图案及第二牺牲层图案；在第一牺牲层图案 的各个侧壁上形成第一间隔物，以及在第二牺牲层图案的各个侧壁上形成第 二间隔物；以及移除第一及第二牺牲层图案。
第一牺牲层图案的节距优选长达第一图案的两倍节距。
形成掩模图案是优选地包括在半导体衬底上施加光致抗蚀剂；及将光 致抗蚀剂图案化，同时控制该光致抗蚀剂的临界尺寸，以使由相邻的第二间 隔物所界定的目标层部分不会露出。
在另一个实施例中， 一种在半导体存储器中形成图案的方法包括在半 导体衬底上形成目标层；在目标层上形成第一牺牲层图案及第二牺牲层图 案；在第一牺牲层图案的各个侧壁上形成第一间隔物，以及在第二牺牲层图案的各个侧壁上形成第二间隔物；移除第一及第二牺牲层图案；形成掩模图 案，覆盖由相邻的第二间隔物所界定的目标层部分；移除第一及第二间隔物 中不必要的间隔物；使用第一间隔物、第二间隔物及掩模图案来作为蚀刻掩 模，以蚀刻目标层；以及移除第一间隔物、第二间隔物及掩模图案，藉以形 成至少两个第一图案及至少一个第二图案，其中，第二图案比第一图案宽。
目标层优选地是晶体管的栅极导电层或位线导电层。
第一牺牲层图案的节距优选地达第一图案的节距的两倍。第二牺牲层图 案的宽度优选地比第二图案的宽度小第二间隔物的两倍厚度。
该方法优选地还包括在形成第一及第二牺牲层图案之前，在目标层上形 成单一层或多层的硬掩模。
该方法优选地还包括在第 一及第二牺牲层图案上形成抗反射层。
在另外一个实施例中， 一种在快闪存储器中形成栅极的方法包括在形 成于半导体衬底上的栅极导电层上，形成第一牺牲层图案及第二牺牲层图
案；在第一牺牲层图案的各个侧壁上形成第一间隔物，以及在第二牺牲层图 案的各个侧壁上形成第二间隔物；移除第一及第二牺牲层图案；形成掩模图 案，覆盖由相邻的第二间隔物所界定的栅极导电层部分；以及使用第一间隔 物、第二间隔物及掩模图案来作为蚀刻掩模来将栅极导电层图案化，以形成 单元晶体管的栅极及选择晶体管的栅极。
第 一 牺牲层图案的节距优选地达单元晶体管的栅极图案的节距的两倍。 第二牺牲层图案的宽度优选地比选择晶体管的栅极的宽度小第二间隔 物的厚度的两倍。
该方法优选地还包括在形成第 一及第二牺牲层图案之前，在栅极导电层 上形成单一层或多层的硬掩模。
图l示出了具有通过使用间隔物来形成图案的典型方法所形成的未对准 图案的半导体存储器的截面图。
图2A至2E示出了根据本发明的一个实施例在半导体存储器中形成图 案的方法。
图3A至3E进一步示出了图2A至2E的方法。
具体实施例方式
以下，将参照附图来详细描述根据本发明在半导体存储器中形成图案的方法。
使用间隔物在半导体存储器中形成图案的方法可有效地应用于形成重 复的细微线条形状的图案。然而，因为不易以单一掩模来同时形成线条，所 以形成具有大于预定尺寸的图案时需要额外掩模，而非用以形成重复的细微 线条的掩模。特别是，在快闪存储器中，应该以不同的掩模分别形成具有重 复的细微线条图案的存储单元晶体管及具有大于预定尺寸的图案的选择晶 体管。当使用不同掩模来执行这种光刻工艺时，可能会发生未对准，这可能 会造成快闪存储器在操作时的严重失效。
为了解决此问题，根据本发明的实施例，在用于形成具有重复的细微线 条形状的第一图案期间形成一掩模图案，该掩模图案用以形成大于预定尺寸 的第二图案。此外，形成用于第一图案的间隔物时，也形成用于第二图案的 间隔物。这样，用于第二图案的间隔物可在用于形成第二图案的图案化工艺
中确保未对准裕量(misalignment margin),这可防止由于图案间隔不均匀而导 致的元件故障。
图2A至2E示出了根据本发明的一个实施例在半导体存储器中形成图 案的方法。图3A至3E进一步示出了图2A至2E的方法。
参照图2A及图3A，蚀刻目标层202及204形成在半导体衬底200上。 蚀刻目标层可以是单一层或层迭结构的多层。
在存储器中，蚀刻目标层202典型为由例如多晶硅形成的晶体管的栅极 导电层。此外，蚀刻目标层204典型为由例如金属硅化物形成的低电阻层， 用以降低栅极的电阻。
在快闪存储器中，蚀刻目标层202可以是存储单元晶体管的控制栅极导 电层及选择晶体管的栅极导电层。此外，层间绝缘层可以设置在蚀刻目标层 下，且单元晶体管的隧道氧化层及选择晶体管的栅极绝缘层可以设置在层间 绝缘层下。
然后，硬掩模206形成在蚀刻目标层204上，且第一材料层208及抗反 射层210依序形成在硬掩模206上。
在用于将蚀刻目标层202及204图案化的蚀刻工艺期间，硬掩模206用 来保护蚀刻目标层202及204。因此，硬掩模206可由在蚀刻蚀刻目标层的工艺中相对于蚀刻目标层具有蚀刻选择性的材料来形成。例如，当蚀刻目标
层由多晶硅层形成时，硬掩模206优选由氮化物或氧化物形成。硬掩模206 可以是层迭结构的多层。
第一材料层208典型地由例如氧化物形成。在将蚀刻目标层图案化的光 刻工艺中，抗反射层210用来防止光反射。抗反射层210典型地由例如氮氧 化硅(SiON)形成。
然后，使用第一掩模在抗反射层210上形成光致抗蚀剂图案212及214。 光致抗蚀剂图案包括第一光致抗蚀剂图案212，用于形成具有细微线条/ 空间的形状的第一图案；及第二光致抗蚀剂214，用于形成大于预定尺寸的 第二图案。在快闪存储器中，可使用第一光致抗蚀剂图案212来形成存储单 元晶体管的栅极，且可使用第二光致抗蚀剂图案214来形成选择晶体管的栅 极。
第 一及第二光致抗蚀剂图案212及214在后续工艺中用来作为将第 一材 料层208图案化的掩模。在后续工艺中，间隔物形成在由第一光致抗蚀剂图 案212所图案化的第一材料层的任一侧壁上，且最后使用间隔物来作为掩模， 形成线条形状的第一图案。结果，第一光致抗蚀剂图案212的宽度会成为在 相邻的第 一 图案之间的间隔，且在相邻的第 一图案之间的任何处形成第 一光 致抗蚀剂图案212。第一光致抗蚀剂图案212的节距(pitch)可达到第一图案 的两倍节距。换言之，第一光致抗蚀剂图案212之间的间隔对应于在两个相 邻的空间之间的间隔。在此，空间指的是两个相邻的第一图案之间的区域。
间隔物也形成在由第二光致抗蚀剂图案214所图案化的第一材料层208 的任一侧壁上。然后，在间隔物之间形成第三光致抗蚀剂图案。第三光致抗 蚀剂图案与间隔物一起被用作掩模以形成第二图案。因此，第二光致抗蚀剂 图案214的宽度小于第二图案的目标宽度。例如，当第二图案的目标宽度为 100nm且间隔物的厚度为20nm时，第二光致抗蚀剂图案214的宽度至少为 60nm。
参照图2B及图3B,使用第一及第二光致抗蚀剂图案来作为蚀刻掩模， 蚀刻在图2A中的抗反射层210及第一材料，然后，移除第一及第二光致抗 蚀剂图案及抗反射层。用于间隔物的材料，例如多晶硅，沉积在上面形成有 第一材料层图案208a及208b的半导体衬底的整个表面上。对沉积的多晶硅 层进行回蚀，从而在第一材料层图案208a及208b的侧壁上形成间隔物216a及216b。
优选地，间隔物216a及216b由相较于第一材料图案208a和208b及硬 掩模206具有相对较高的蚀刻选择性的材料形成。例如，当第一材料层图案 208a及208b是由氧化物所形成且硬掩模206是由氮化物所形成时，间隔物 216a及216b可由多晶硅所形成。此外，由于第一图案的宽度由间隔物216a 的厚度所决定，所以间隔物216a的厚度应被适当地控制从而确保第一图案 的所需宽度。
参照图2C及图3C，移除间隔物216a及216b之间的第一材料层，而仅 留下间隔物216a及216b。然后，第三光致抗蚀剂图案218覆盖在相邻的间 隔物216b之间露出的硬掩模206部分，亦即，与欲形成第二图案的区域对 应的硬掩模206的部分。在用于图案化蚀刻目标层202及204的后续工艺中， 第三光致抗蚀剂图案218及间隔物216b作为掩模。由于第三光致抗蚀剂图 案218仅需要覆盖相邻的间隔物216b之间的硬掩模206的表面，所以第三 光致抗蚀剂图案218可以覆盖间隔物216b的大部分。因此，能够确保间隔 物216b的厚度的两倍大的对准裕量。
特别是在图案间的间隔的均匀度对操作元件有显著影响的快闪存储器 中，根据本发明制造的存储器会变得对未对准较不敏感。这是因为用于图案 化单元晶体管的栅极的第 一掩模和用于图案化选择晶体管的栅极的第二掩 模之间的对准裕量大于(例如，两倍大)间隔物216b的厚度。
参照图2D及图3D,使用图2C中的间隔物216a和216b及第三光致抗 蚀剂图案218作为蚀刻掩模，来蚀刻硬掩模206，然后移除第三光致抗蚀剂 图案。然后，使用间隔物216a和216b及硬掩模206作为蚀刻掩模，来蚀刻 并图案化蚀刻目标层202及204。也可以蚀刻硬掩模206，然后在存在有第 三光致抗蚀剂图案的情况下蚀刻蚀刻目标层202及204。之后，使用第三掩 模来移除间隔物216a及216b的不必要的部分。
参照图2E及图3E，从第一及第二图案区域中移除图2D中的所有间隔 物216a及216b。结果，形成第一图案220及第二图案222,其间具有所需 的宽度及所需的间隔。第 一 图案220具有重复的线条的形状，且第二图案222 的宽度大于第一图案220的宽度。
本发明的实施例可被应用于形成具有重复线条形状的图案及大于预定 尺寸的图案。为此，在第一光刻工艺中，可同时形成用于两个图案的掩模图案。此外，在后续工艺中，亦同时形成用于两个图案的间隔物。然后，执行 第二光刻工艺，藉以在间隔物中形成蚀刻掩模图案以用于形成大于预定尺寸 的图案。然后，即使在第二光刻工艺期间在图案中造成未对准，图案还是具 有厚达间隔物的厚度的裕量。因此，能确保操作裕量及均匀的图案间隔，且 因此能改善元件的可靠度。
尽管根据特定的实施例来描述了本发明，但可以在不悖离下述权利要求 限定的本发明的精神及范畴的情况下，进行各种变化及修改。
权利要求
1. 一种在半导体存储器中形成图案的方法，该方法包括在形成于半导体衬底上的目标层上，形成以第一间隔布置的第一间隔物以及以第二间隔布置的第二间隔物；形成掩模图案，覆盖所述目标层的由相邻的所述第二间隔物所界定的部分；以及使用所述第一间隔物、所述第二间隔物及所述掩模图案作为蚀刻掩模，通过图案化所述目标层形成至少两个第一图案及至少一个第二图案，其中，所述第二图案比所述第一图案宽。
2. 如权利要求1的方法，其中，所述第二间隔比所述第二图案的宽度小 两倍的所述第二间隔物的厚度。
3. 如权利要求1的方法，其中，形成所述第一间隔物及所述第二间隔物 包括在所述目标层上形成牺牲层；通过蚀刻所述牺牲层来形成第 一牺牲层图案及第二牺牲层图案； 在所述第一牺牲层图案的各个侧壁上形成所述第一间隔物，以及在所述 第二牺牲层图案的各个侧壁上形成所述第二间隔物；以及 移除所述第 一牺牲层图案及第二牺牲层图案。
4. 如权利要求3的方法，其中，所述第一牺牲层图案的节距长达所述第 一图案的节距的两倍。
5. 如权利要求3的方法，其中，所述牺牲层包括蚀刻选择性高于所述目 标层的材料。
6. 如权利要求5的方法，其中，所述目标层包括多晶硅膜或多晶硅膜与 金属硅化物膜的堆迭结构，且所述牺牲层包括氧化物膜。
7. 如权利要求l的方法，其中，形成所述掩模图案包括 在所述半导体衬底上施加光致抗蚀剂；及将所述光致抗蚀剂图案化，同时控制其临界尺寸使得所述目标层的由两 个相邻的所述第二间隔物所界定的部分不被暴露。
8. —种在半导体存储器中形成图案的方法，该方法包括在半导体衬底上形成目标层；在所述目标层上形成第 一牺牲层图案及第二牺牲层图案； 在所述第一牺牲层图案的各个侧壁上形成第一间隔物，以及在所述第二 牺牲层图案的各个侧壁上形成第二间隔物；移除所述第 一牺牲层图案及第二牺牲层图案；形成掩模图案，覆盖所述目标层的由相邻的所述第二间隔物所界定的部分；移除所述第 一间隔物及第二间隔物中不必要的间隔物； 使用所述第一间隔物、第二间隔物及掩模图案作为蚀刻掩模来蚀刻所述 目标层；以及通过移除所述第 一 间隔物、第二间隔物及掩模图案来形成至少两个第一 图案及至少一个第二图案，其中，所述第二图案比所述第一图案宽。
9. 如权利要求8的方法，其中，所述目标层是晶体管的栅极导电层或位 线导电层。
10. 如权利要求8的方法，其中，所述牺牲层图案包括氧化物。
11. 如权利要求8的方法，其中，所述第一牺牲层图案的间距长达所述 第一图案的间距的两倍。
12. 如权利要求8的方法，其中，所述第二牺牲层图案的宽度比所述第二图案的宽度小所述第二间隔物的两倍厚度。
13. 如权利要求8的方法，其中，更包括在形成所述第一牺牲层图案及 第二牺牲层图案之前，在所述目标层上形成单一层或多层的硬掩模。
14. 如权利要求8的方法，其中，还包括在所述第一牺牲层图案及第二 牺牲层图案上形成抗反射层。
15. 如权利要求8的方法，其中，所述第一及第二间隔物包括多晶硅或 氮化物。
16. —种在快闪存储器中形成栅极的方法，该方法包括 在形成在半导体衬底上的栅极导电层上形成第一牺牲层图案及第二牺牲层图案；在所述第一牺牲层图案的各个侧壁上形成第一间隔物，以及在所述第二 牺牲层图案的各个侧壁上形成第二间隔物；移除所述第 一牺牲层图案及第二牺牲层图案；形成掩模图案，覆盖所述栅极导电层的由相邻的第二间隔物所界定的部分；以及使用所述第一间隔物、第二间隔物及掩模图案作为蚀刻掩模，通过图案 化所述栅极导电层，形成单元晶体管的栅极及选择晶体管的栅极。
17. 如权利要求16的方法，其中，所述栅极导电层包括多晶硅膜或多晶 硅膜与金属硅化物膜的堆迭结构。
18. 如权利要求16的方法，其中，所述第一牺牲层图案的节距长达所述 单元晶体管的栅极图案的节距的两倍。
19. 如权利要求16的方法，其中，所述第二牺牲层图案的宽度比所述选 择晶体管的栅极的宽度小所述第二间隔物的厚度的两倍。
20. 如权利要求16的方法，其中，还包括在形成所述第一牺牲层图案及 第二牺牲层图案之前，在所述栅极导电层上形成单一层或多层的硬掩模。
全文摘要
一种在半导体存储器中形成图案的方法，其中在形成于半导体衬底上的目标层上，形成以第一间隔布置的第一间隔物以及以第二间隔布置的第二间隔物。形成掩模图案，以覆盖两个相邻的第二间隔物所界定的目标层的部分。使用第一间隔物、第二间隔物及掩模图案来作为蚀刻掩模，以将目标层图案化，藉以形成至少两个第一图案及至少一个第二图案。在此，第二图案比第一图案宽。
文档编号H01L21/3213GK101419908SQ200810135779
公开日2009年4月29日 申请日期2008年7月14日 优先权日2007年10月26日
发明者崔在升 申请人:海力士半导体有限公司