专利名称：高密度反熔丝半导体存储器的制作方法
技术领域：
本发明涉及集成电路，特别涉及半导体存储器和可编程逻辑器件。
背景技术：
不挥发可编程半导体存储器在电子技术领域应用甚广，不挥发指 的是存储器在掉电后仍然能保存数据， 一次性可编程指的是存储器可 在出厂后由用户对存储器进行一次数据写入，而后该数据不可修改。
专利号为6215140的美国专利披露了利用电容两极板间的二氧 化硅介质击穿来存储数据的原理，在该发明中，字线和位线的交叉处 串接有一个电容和一个二极管，当电容两极板间的二氧化硅介质被击 穿后，字线和位线间存在电流通路，该交叉点代表存储了数据1，而 在没有被击穿二氧化硅介质的完整电容及二极管所构成的交叉点上， 字线和位线间不存在电流通路，该交叉点代表存储了数据0 。
专利申请号为01129151.6的中国专利"利用超薄介质击穿现 象的半导体存储器单元和存储器阵列"披露了利用普通的CMOS工艺 实现不挥发一次性可编程半导体存储器的技术。该技术的基本原理如 图l所示需要编程时，B端加高电平让T1开启，同时在A端加高 电压使T0击穿。读数据时，A端加高电平，B端加适当电平，使T1 呈亚阈值状态，若T0已被击穿，击穿后的TO呈电阻特性，其阻值比 Tl小一个数量级以上，所以A端电压主要降在T1上，输出端D呈高 电平'l'，若T0没被击穿，呈电容特性，阻值非常大，比T1大2 个数量级以上，A端电压主要降在TO上，输出端D呈低电平'0'。 这样，通过TO击穿与否就实现了逻辑'l'和'0'的存储。
在该技术中，存储数据的载体是电容，电容是用普通CMOS工艺 实现的，实现方法是利用普通MOS管的栅作为电容的一个极板，超薄的栅氧化层作为电容介质，MOS管的源或漏端作为电容的另一个极板， 如图2所示。
现有技术的不足之处在于，对硅片的利用率不高，不利于ic的
集成化。
发明内容
本发明所要解决的技术问题是，提供一种高密度反熔丝半导体存
储器，该存储器利用普通的EEPR0M/Flash工艺，充分利用有限的硅 片面积，实现高密度的不挥发一次性可编程半导体数据存储。 本发明解决所述技术问题采用的技术方案是 一种高密度反熔丝半导体存储器，包括多个存储单元，每个存储 单元由MOS管和存储电容构成，其特征在于，部分或者全部存储电容 构成多个电容组；每个电容组由共用一个公共极板的3个或更多存储 电容组成。
具体的说，每个电容组的3个或更多个存储电容由带有浮栅的 EEPR0M/Flash结构形成，浮栅为公共极板。
本发明的有益效果是，充分的利用了硅片的有限面积，除了利用 浮栅和源级、漏级及浮栅下的栅氧构成电容外，还利用控制栅、浮栅 及二者间的介质构成另外的一个或多个电容，而该电容由于叠在浮栅 之上，并不占用硅片面积，而该电容的引入不会带来额外的电路开销， 不会增加新的硅片面积，从而提高了不挥发一次性可编程半导体存储 器的密度。
以下结合附图和具体实施方式
对本发明作进一步的说明。
图1、 2是现有技术的原理图。
图3是EEPR0M/Flash的双层栅原理图。
图4、图5是本发明的原理图。
图6是本发明编程状态示意图。
具体实施例方式
EEPR0M/Flah (电可擦除存储器/闪存)采用双层栅(二层poly) 结构，主要结构如图3所示。其基本原理是，浮栅中没有电子注入时， 在控制栅加电压时，浮栅中的电子跑到上层，下层出现空穴。由于 感应，便会吸引电子，并开启沟道。如果浮栅中有电子的注入时，即 加大的管子的阈值电压，沟道处于关闭状态，存储逻辑'0'，如果 浮栅中没有电子注入时，沟道处于开启状态，存储逻辑'l，。这样 就实现了数据存储功能。
在EEPROM/Flash工艺中，采用了双层栅(二层poly)工艺，即图 3所示的控制栅和浮栅，本发明利用EEPR0M/Flash工艺这种特点， 在相同的一个MOS管硅片面积上可多制作出一个或多个电容，从而实 现比申请号为01129151.6的中国专利更高密度的不挥发一次性可编 程半导体存储器。
在本发明中，除了利用浮栅和源级、漏级及浮栅下的栅氧构成电 容外，还利用控制栅、浮栅及二者间的介质构成另外的一个或多个电 容，而这个/这些电容由于叠在浮栅之上，并不占用硅片面积，而该 电容的引入不会带来额外的电路开销，不会增加新的硅片面积，从而 提高了不挥发一次性可编程半导体存储器的密度，这正是利用 EEPROM/Flash工艺制作不挥发一次性可编程半导体存储器的优势。
本发明的数据存储载体是电容，在相同的一个MOS管硅片面积上 实现更多的电容是本发明的核心，其实现示意如图4、图5，分别表 示利用控制栅、浮栅及二者间的介质构成一个或多个存储电容，图5 中"电容3+N"， N代表l、 2、 3等自然数。
由图4/图5可看出，这3个或更多个电容并不是彼此独立的， 它们有一个极板(浮栅)是共用的，在存储器阵列电路中，可以利用 同一行存储电容共高压端的特点来规避这个问题。
存储阵列同一行的电容C皿( 1,2......)，(这里C^的下标m、 n分别表示行号和列号)，共用一个高压端，比如Cu、 C12、 C13，这样Cu、 C,2、 Q就可以分别由图4中的电容1、电容2、电容3构成，公用
极板浮栅对应图6中的s,。以3个电容为例，更多电容的设计同理可推。
如图6所示的存储阵列中，标号为R,0、1,2......)的表示行线，标
号为C0A(^1,2......)的表示列线，S,(/ = l,2......)表示高压端，其编程过程
是欲对某一位电容进行编程(击穿)，比如对Cu进行编程(击穿)，
《端加高电平，COA端接地，^端加高电压，这样与c,i串接的NMOS 管开启，高电压加在c,的两端，使c^击穿。同一行的其它电容
Ch(/ = 2,3......)由于CO丄i(z = 2,3......)未接到地上(接高电平)，高压没直接
加在电容的两端，因此没被击穿。其它行的电容CJ"1)，由于S端 未加高压也不会被击穿。
本发明中，电容是以共用浮栅的关系作为分组依据，对于各个电
容组的电容数量不同的实施方式，例如同时存在3个电容构成的电容 组和5个电容构成的电容组，这样的实施方式亦属于本发明的权利要
求范围内。
权利要求
1、高密度反熔丝半导体存储器，包括多个存储单元，每个存储单元由MOS管和存储电容构成，其特征在于，部分或者全部存储电容构成多个电容组；每个电容组由共用一个公共极板的3个或更多存储电容组成。
2、 如权利要求1所述的高密度反熔丝半导体存储器，其特征在 于，每个电容组的3个或更多个存储电容由带有浮栅的EEPR0M/Flash 结构形成，浮栅为公共极板。
3、 如权利要求l所述的高密度反熔丝半导体存储器，其特征在 于，每个电容组由3个或更多个存储电容构成。
全文摘要
高密度反熔丝半导体存储器，涉及集成电路，特别涉及半导体存储器和可编程逻辑器件。本发明包括多个存储单元，每个存储单元由MOS管和存储电容构成，其特征在于，部分或者全部存储电容构成多个电容组；每个电容组由共用一个公共极板的3个或更多存储电容组成。本发明充分的利用了硅片的有限面积，提高了不挥发一次性可编程半导体存储器的密度。
文档编号H01L27/115GK101645450SQ20091016436
公开日2010年2月10日 申请日期2009年9月7日 优先权日2009年9月7日
发明者威 李, 平 李, 李文昌, 谢小东 申请人:电子科技大学