专利名称：集成电路的形成方法
技术领域：
本发明涉及一种集成电路，特别涉及一种集成电路的形成方法。
背景技术：
集成电路形成于晶片上。通常每一个晶片包括多个芯片，其中上述晶片通常为彼 此相同。为了降低制造成本，晶片尺寸会变得愈来愈大。现在晶片的制造尺寸为12英寸。 因为较大的晶片尺寸，可同时制造更多的芯片。为保证集成电路的品质，会想要使位于不同芯片上但是在个别芯片的相同对应位 置的元件彼此相同且具有完全相同的性能。然而，晶片中的每一个元件全具有自有的局部 环境，且上述环境会不同于其他相应元件的环境。举例来说，接近晶片边缘的元件与接近晶 片中心的元件具有不同的环境。不同的环境会造成元件性能的局部不匹配。另外，甚至在相同芯片中的同类型元件也会想要有相同的性能，以使集成电路的 性能更可以预测。然而，局部不匹配仍会影响这些元件的一致性。因此，在此技术领域中， 需要一种集成电路的形成方法，以克服现有技术的缺点。
发明内容
为了解决现有技术中存在的上述问题，本发明的一实施例提供一种集成电路的形 成方法，上述集成电路的形成方法包括提供一半导体晶片，以及形成一金属氧化物半导体 元件。形成上述金属氧化物半导体元件的步骤包括于上述半导体晶片上形成一栅极堆叠 结构；于上述半导体晶片的温度低于o°c时进行一低温注入工艺，以形成一注入区，其相邻 于上述半导体晶片上的上述栅极堆叠结构，其中上述进行一低温注入工艺的步骤择自下列 所组成的族群注入上述半导体基板，以形成一非晶化注入区；注入上述半导体基板，以形 成一轻掺杂源/漏极区；注入上述半导体基板，以形成一环状/ 口袋区；注入上述半导体基 板，以形成一重掺杂源/漏极区以及上述组合。本发明的其他实施例揭示如后。本发明实施例的数个优点包括可降低集成电路元件的注入区中掺质的任意变动， 降低漏电，且增加注入区中掺质的活化程度。
图1至图3为依据本发明实施例的形成一金属氧化物半导体元件的工艺剖面图。图4至图5为本发明实施例的用以进行低温注入工艺的注入机台。图6至图8为本发明实施例的进行低温注入工艺的实验结果。主要附图标记说明10 晶片;12 栅极堆叠结构；14 栅极电介质；
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16 -、栅极；
18 -、半导体基板；
19 -、非晶化前注入工艺
20 -、非晶化注入区；
22 -、轻掺杂源/漏极区
25 -、环状/口袋区；
24、26、34 注入工艺；
30 -、栅极间隙壁；
32 -、源/漏极区；
40 -、注入机台；
42 -、腔体；
44电夹盘；
46 -、冷却垫；
48 -、内部导管；
50 -、冷却剂流动方向。
具体实施例方式以下以各实施例详细说明并伴随着
的范例，做为本发明的参考依据。且 在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的 部分将分别描述说明，值得注意的是，图中未示出或描述的元件，为所属技术领域普通技术 人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本 发明。图1至图3为依据本发明实施例的形成一金属氧化物半导体元件(以下简称MOS 元件)的工艺剖面图。请参考图1，提供一晶片10。晶片10可包括多个芯片，上述芯片具 有电路形成于其上。每一个芯片上的电路可与其他芯片上的电路完全相同。晶片10可还包 括半导体基板18，可由例如硅、硅锗、砷化镓或类似的材料的常用的半导体材料形成上述半 导体基板18。包括栅极电介质14和栅极16的栅极堆叠结构12形成于半导体基板18上。在一实施例中，可进行如箭头19所示的一非晶化前注入工艺(pre-amorphized implantation (PAI)，以下简称PAI工艺)，以非晶化部分半导体基板18，且因此形成非晶化 注入区20。在一实施例中，可借由将硅、锗及/或碳注入半导体基板18中的方式进行上述 PAI工艺。在其他实施例中，也可注入例如氖、氩、氪、氙及/或氡的惰性气体。上述PAI工艺 具有两个功能。第一，上述PAI工艺可于半导体基板18的晶格结构中形成空位(vacancy)， 以使后续注入的P型或η型掺质可占据上述空位。因此可改善活化速率。第二，在非晶化 的半导体基板18中，原子成不规则排列，且因此后续注入的ρ型或η型掺质无法穿隧通过 周期排列的原子之间的空隙而到达大于理想值的深度。然后，如图2所示，形成轻掺杂源/漏极(以下简称LDD)区22，又为现有的源/漏 极延伸(SDE)区22。在一实施例中，最终形成的MOS元件理想导电类型为η型。因此，可注 入例如磷、砷、锑或上述结合的η型掺质。相反地，如果最终形成的MOS元件理想导电类型 为P型，可注入例如硼、铟或上述结合的P型掺质。形成轻掺杂源/漏极(LDD)区22的注入工艺利用箭头24显示，上述注入工艺可为垂直注入。另外，也可利用如箭头26所示的注入工艺形成环状/ 口袋(halo/pocket)区25。 环状/ 口袋(halo/pocket)区25具有与LDD区22相反的导电类型。可以一斜角度进行注 入工艺26，以使环状/ 口袋区25可延伸至栅极堆叠结构12下方。图3显示栅极间隙壁30和源/漏极区32的形成方式，上述源/漏极区32有时也 可视为重掺杂源/漏极区32。举例来说，源/漏极区32可于形成栅极间隙壁30之后借由 如箭头34所示的另一注入工艺形成。再者，如果想要形成η型MOS元件，那么可注入例如 磷、砷、锑或上述结合的η型掺质。相反地，如果想要形成ρ型MOS元件，那么可注入例如硼、 铟或上述结合的P型掺质。在一实施例中，可使用任意组合的低温注入工艺进行如图1至图3所示的一或多 个注入工艺19、24、26和34。在其他实施例中，可使用任意组合的低温注入机台进行如图1 至图3所示的所有的注入工艺19、24、26和34。在一低温注入机台中，在进行相应注入工艺 之前，首先冷却晶片10使其温度低于0°C。晶片10的温度也可低于-30°C、-60°C、-90°C， 甚至接近液态氮的温度-196°C。在注入工艺期间，保持晶片10处于低温。另外，可于20°C 至25°C的室温下进行一部分但非全部的注入工艺19、24、26和34，且上述室温注入工艺可 与上述低温注入工艺结合以形成MOS元件。举例来说，一部分的注入工艺19、24、26和34 可为低温注入工艺，同时注入工艺19、24、26和34的剩余工艺可为室温工艺。图4为本发明实施例的用以进行低温注入工艺的注入机台40。注入机台40可包 括腔体42，其可为真空状态。晶片10置于腔体42中。冷却垫46设置接近于晶片10。冷 却垫46能够被冷却至想要的低温，例如低于_30°C、-60°C、-90°C，甚至接近_196°C。在一 实施例中，每一个冷却垫46可具有一内部导管48。当例如氮的液态或气态冷却剂流经内部 导管48时，冷却垫46会被冷却。箭头50显示冷却剂流动方向。内部导管48可连接至储 存液态氮或液态氦的杜瓦瓶(Dewar bottle，真空瓶)(图未显示)。请再参考图4，在开始进行注入工艺19、24、26和34的其中之一之前，冷却垫46可 夹在晶片10的边缘及/或底面上。因为硅为良好的热导体，晶片10也可经由与冷却垫46 接触而被冷却至想要的低温。然后，可进行低温注入工艺。在一实施例中，可于移动冷却垫 46使其远离晶片10之后进行低温注入工艺。在其他实施例中，当冷却垫46仍接触晶片10 时可进行低温注入工艺。在一实施例中，可将氮(流动方向如箭头50所示)导入内部导管 48中至冷却垫46。氮的状态基于晶片10想要的温度而定，可为液态、气态或液态和气态的 混合态。在一实施例中，进行低温注入工艺的晶片10的理想温度为-60°C。因此，可使用从 液态氮挥发而成的气态氮，且液态氮的流量可介于5SCCm至30SCCm之间。图5显示本发明一其他实施例。在本实施例中，可使用电夹盘(E-chuck)44来代 替冷却垫46，其中晶片10被固定于电夹盘44上，而电夹盘44可做为冷却媒介。在本实施 例中，内部导管48可形成于电夹盘44中，且用以传导例如液态/气态氮或、液态/气态氦 或类似物质的液态/气态冷却剂(流动方向如箭头50所示)。因为晶片10被固定于电夹 盘44上，所以电夹盘44可冷却晶片10至想要的温度。在本实施例中，在低温注入工艺期 间，可持续冷却晶片10。本发明实施例可具有数个优点。因为进行低温注入工艺，可降低集成电路元件的 注入区中掺质的任意变动。可以使位于晶片不同部分中的注入区的深度更平均，且可以使注入区和非注入区之间的介面变得更平滑。低温注入工艺会导致点缺陷(point defect) 多于群聚缺陷(cluster defect)。结果在注入区的活化程度中，可有更多的离子被活化，而 使片电阻较低。另外，可以降低漏电。实验结果显示，当使用低温注入工艺而非使用室温注 入工艺时，各MOS元件的漏电密度可从0. 0029ηΑ/ μ m降至0. 0016ηΑ/ μ m。图6至图8为一些实验结果。请参考图6，晶片内的起始电压(Vtgm)局部不匹配 平均值(average local mismatch) (Y轴δ Vtgm的标准差σ )显示为MOS元件尺寸的函 数，其中L为MOS元件的沟道长度而W为MOS元件的沟道宽度。图6中的方块点为进行室 温注入工艺形成的试样得到的实验结果，同时其他形状的点为进行低温注入工艺形成的试 样得到的实验结果。可以了解的是，在增加X轴值的时候(因此会缩小MOS元件的尺寸)， 会使全部试样的起始电压局部不匹配平均值增加。然而，如果附图中利用不同形状的点表 示的所有结果使用适合线(fit line)匹配时，在增加X轴值的时候，利用低温注入工艺形 成的试样的适合线上升的程度会慢于利用室温注入工艺形成的试样(方块点)，表示MOS元 件的尺寸缩小时，利用低温注入工艺形成的元件的起始电压局部不匹配增加的程度会慢于 利用室温注入工艺形成的元件。另外，当X轴值等于15. 000的基准点时，上述低温注入工 艺的起始电压局部不匹配程度会小于室温注入工艺。图7显示晶片内的饱和电流(Idsat)局部不匹配平均值(average local mismatch) (Y轴δ Idsat的标准差σ )显示为MOS元件尺寸的函数。图7显示类似的结果， 当MOS元件的尺寸缩小时，利用低温注入工艺形成的元件的饱和电流局部不匹配的程度缓 慢增加，最后会小于利用室温注入工艺形成的元件。当X轴值等于15. 000的基准点时，上 述低温注入工艺的饱和电流局部不匹配程度会小于室温注入工艺。图6和图7显示PMOS元件得到的实验结果。图8显示NMOS元件得到的实验结果。 请注意在图8中，具有Y轴最大值的钻石形状的点为利用室温注入工艺形成的试样得到的 实验结果，同时其他形状的点为利用低温注入工艺形成的试样得到的实验结果。可以了解 的是，PMOS元件和NMOS元件具有相同的趋势，利用低温注入工艺形成的元件的局部不匹配 程度会小于利用室温注入工艺形成元件。还可以了解的是，当X轴值等于15. 000的基准点 时，上述低温注入工艺的饱和电流局部不匹配程度(8% )会小于室温注入工艺(12% )，其 改善程度大于4%。虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，任何本领域普通 技术人员，在不脱离本发明的精神和范围内，当可作些许改变与润饰，因此本发明的保护范 围应当视随附的权利要求所界定的范围为准。
权利要求
1.一种集成电路的形成方法，包括下列步骤 提供一半导体晶片；以及利用一低温注入工艺注入该半导体基板，以形成一注入区。
2.如权利要求1所述的集成电路的形成方法，其中该低温注入工艺包括冷却该半导体 晶片至-30°C。
3.如权利要求1所述的集成电路的形成方法，其中该低温注入工艺包括冷却该半导体 晶片至-60°C。
4.如权利要求1所述的集成电路的形成方法，在注入该半导体基板的步骤之前还包括冷却一冷却垫；以及 将该冷却垫接触该半导体晶片。
5.如权利要求1所述的集成电路的形成方法，在注入该半导体基板的步骤之前还包括冷却一电夹盘，其中该半导体晶片被固定于该电夹盘上。
6.如权利要求1所述的集成电路的形成方法，其中该注入区为一非晶化注入区，其相 邻于一金属氧化物半导体元件的一栅极，且其中该集成电路的形成方法在注入该半导体基 板，以形成该非晶化注入区的步骤之后还包括进行一额外注入步骤，以形成一源/漏极区。
7.如权利要求1所述的集成电路的形成方法，其中该注入区为一金属氧化物半导体元 件的一轻掺杂源/漏极区，其中该注入区为一金属氧化物半导体元件的一环状/ 口袋区，且 其中该注入区为一金属氧化物半导体元件的一重掺杂源/漏极区。
8.一种集成电路的形成方法，包括下列步骤 提供一半导体晶片；以及形成一金属氧化物半导体元件，包括下列步骤 于该半导体晶片上形成一栅极堆叠结构；于该半导体晶片的温度低于0°C时进行一低温注入工艺，以形成一注入区，其相邻于该 半导体晶片上的该栅极堆叠结构，其中该进行一低温注入工艺的步骤择自下列所组成的族 群注入该半导体基板，以形成一非晶化注入区； 注入该半导体基板，以形成一轻掺杂源/漏极区； 注入该半导体基板，以形成一环状/ 口袋区；以及 注入该半导体基板，以形成一重掺杂源/漏极区。
9.如权利要求8所述的集成电路的形成方法，在进行该低温注入工艺的步骤之前还包括导入一含氮冷却剂，以冷却一冷却垫；以及将该冷却垫接触该半导体晶片的一边缘或该半导体晶片的一背侧。
10.如权利要求8所述的集成电路的形成方法，在进行该低温注入工艺的步骤期间还 包括导入一含氮冷却剂，以冷却一电夹盘，其中该半导体晶片被固定于该电夹盘上。
全文摘要
本发明提供一种集成电路的形成方法。上述集成电路的形成方法包括提供一半导体晶片，以及形成一金属氧化物半导体元件。形成金属氧化物半导体元件的步骤包括于半导体晶片上形成一栅极堆叠结构；于半导体晶片的温度低于0℃时进行一低温注入工艺，以形成一注入区，其相邻于半导体晶片上的栅极堆叠结构，其中进行一低温注入工艺的步骤择自下列所组成的族群注入半导体基板，以形成一非晶化注入区；注入半导体基板，以形成一轻掺杂源/漏极区；注入半导体基板，以形成一环状/口袋区；注入半导体基板，以形成一重掺杂源/漏极区以及上述组合。本发明可降低集成电路元件的注入区中掺质的任意变动，降低漏电，且增加注入区中掺质的活化程度。
文档编号H01L21/265GK101996872SQ201010246669
公开日2011年3月30日 申请日期2010年8月4日 优先权日2009年8月14日
发明者聂俊峰, 蔡俊雄, 邱远鸿, 陶宏远 申请人:台湾积体电路制造股份有限公司