专利名称：Mos晶体管及其制作方法
技术领域：
本发明涉及半导体技术领域，特别涉及晶体管的制作方法。
背景技术：
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。现有技术提供了一种MOS晶体管的制作方法。请参考图1至图3，为现有技术的 MOS晶体管的制作方法剖面结构示意图。请参考图1，提供半导体衬底100，在所述半导体衬底100内形成隔离结构102，所述隔离结构102之间的半导体衬底100为有源区，在所述有源区内形成掺杂阱101。然后，在所述隔离结构102之间的半导体衬底100上依次形成栅介质层105和栅极106，所述栅介质层105和栅极106构成栅极结构。继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层107。参考图2，在栅极结构两侧的半导体衬底内形成源/漏延伸区108、包围所述源/ 漏延伸区108的袋状注入区104，所述源/漏延伸区108和袋状注入区104通过离子注入形成。在所述离子注入完成后，进行退火工艺，激活源/漏延伸区108和袋状注入区104的掺杂1 子。参考图3，在栅极结构两侧的半导体衬底上形成栅极结构的侧墙111。进行源/漏离子注入(S/D implant)，在栅极结构两侧的半导体衬底100内形成源/漏区109，最后，进行退火工艺，激活源/漏区109的掺杂离子。在公开号为CN 101789447A的中国专利申请中可以发现更多关于现有技术的信
肩、ο在实际中发现，使用现有技术制作的MOS晶体管在应用中使得系统的工作速度较慢，系统的功耗较大。
发明内容
本发明解决的问题是提供一种MOS晶体管及其制作方法，所述方法制作的MOS晶体管提高了应用时系统的工作速度和功耗。为解决上述问题，本发明一种MOS晶体管的制作方法，包括提供半导体衬底，所述半导体衬底上形成有栅极结构；在栅极结构两侧的半导体衬底上形成侧墙；在所述栅极结构和侧墙两侧的半导体衬底内形成源/漏区；在所述源/漏区的底部形成源/漏反型区，所述源/漏反型区的掺杂离子的导电类型与所述源/漏区的掺杂离子的导电类型相反；进行退火，激活所述源/漏区和源/漏反型区的掺杂离子。
可选地，所述源/漏反型区的高度为所述源/漏区深度的0. 3 0. 8倍。可选地，所述源/漏区通过一次离子注入形成，当晶体管为NMOS晶体管时，所述源 /漏区的掺杂离子的导电类型为N型，所述源/漏反型区的掺杂离子的导电类型为P型；当晶体管为PMOS晶体管时，所述源/漏区的掺杂离子的导电类型为P型，所述源/漏反型区的掺杂离子的导电类型为N型。可选地，所述源/漏反型区的P型掺杂离子的能量范围30 70KeV，剂量范围为 1E13 lE14/cm2 ；所述源/漏反型区的N型掺杂离子的能量范围20 lOOKeV，剂量范围为 1E13 lE14/cm2。可选地，所述源/漏区通过两次离子注入形成，所述离子注入为第一离子注入和第二离子注入，所述第一离子注入和第二离子注入的掺杂离子的导电类型相同，第一离子注入的能量高于第二离子注入的能量，第一离子注入的剂量小于第二离子注入的剂量。可选地，所述第一离子注入、第二离子注入的顺序为第一离子注入先于第二离子注入，或第二离子注入先于第一离子注入；所述源/漏反型离子注入在第一离子注入和第二离子注入之前、第一离子注入和第二离子注入之间、或在第一离子注入和第二离子注入之后。可选地，所述晶体管为NMOS晶体管，所述第一离子注入和第二离子注入的掺杂离子的导电类型为N型，所述第一离子注入的能量范围为10 40KeV，所述第一离子注入的剂量范围为1E13 5E14/cm2，所述第二离子注入的能量范围为2 15KeV，剂量范围为 5E14 3E15/cm2 ；所述反型离子注入的掺杂离子的导电类型为P型，所述反型离子注入的能量范围为30 70KeV，剂量范围为1E13 lE14/cm2。可选地，所述晶体管为PMOS晶体管，所述第一离子注入和第二离子注入的掺杂离子的导电类型为P型，所述第一离子注入的能量范围为5 12KeV，所述第一离子注入的剂量范围为1E13 2E14/cm2，所述第二离子注入的能量范围为1 4KeV，剂量范围为5E14 5E15/cm2;所述反型离子注入的掺杂离子的导电类型为N型，所述反型离子注入的能量范围为10 IOOKeV,剂量范围为1E13 lE14/cm2。可选地，所述退火为快速热退火，所述快速热退火的升温速率和降温速率为50 120摄氏度/秒，所述快速热退火利用氮气进行。本发明还提供一种MOS晶体管，包括半导体衬底，所述半导体衬底具有栅极结构；侧墙，位于所述栅极结构两侧的半导体衬底上；源/漏区，位于栅极结构和侧墙两侧的半导体衬底内；源/漏反型区，位于所述源/漏区的底部，所述源/漏反型区的掺杂离子的导电类型与源/漏区的掺杂离子的导电类型相反。可选地，所述源/漏反型区高度为所述源/漏区深度的0. 3 0. 8倍。与现有技术相比，本发明具有以下优点本发明在栅极结构和侧墙两侧的半导体衬底内形成源/漏区，在所述源/漏区的底部形成源/漏反型区，所述源/漏区和源/漏反型区通过离子注入形成，所述源/漏反型区的掺杂离子的导电类型与源/漏区的掺杂离子的导电类型相反，利用杂质补偿效应在源 /漏区底部(即源/漏反型区)形成耗尽区，增大了耗尽区的宽度，从而减小了晶体管的源/漏结电容，减小了源/漏结漏电流，从而减小晶体管在应用于系统时的RC时间常数，提高系统的工作速度，并提高系统的功耗；进一步优化地，所述源/漏区和源/漏反型区的掺杂离子注入利用快速热退火工艺激活，所述快速热退火的升温速率和降温速率为50 120摄氏度/秒，所述升温速率和降温速率可以避免源/漏区和源/漏反型区掺杂离子的横向扩散，防止器件穿通；所述退火的气体为氮气，可以有效修复源/漏反型离子注入在半导体衬底内造成的损伤，减小器件漏电流。
图1 图3是现有技术的MOS晶体管制作剖面结构示意图。图4是本发明的MOS晶体管制作方法流程示意图。图5 图8是本发明的MOS晶体管制作方法剖面结构示意图。图9是本发明的制作的CMOS晶体管与现有技术制作的CMOS晶体管的结电容随栅极长度变化曲线图。
具体实施例方式现有技术制作的MOS晶体管在应用于系统时使得系统的工作速度较慢，系统的功耗较大。经过发明人研究发现，由于现有技术制作的晶体管的RC时间常数大，使得系统的工作速度慢；由于现有技术制作的晶体管的漏电流大，使得系统的功耗高。发明人进一步研究，发现造成所述晶体管的RC时间常数大和漏电流大的原因是现有技术制作的晶体管的源/漏结电容和结漏电流较大。发明人还发现，随着器件特征尺寸的缩小，需要通过减小源/漏区的深度以制作超浅结。这需要降低源/漏离子注入的能量。但是减小源/漏离子注入的能量使得源/漏区的掺杂离子的激活难度加大，甚至部分掺杂离子无法激活，从而使得源/漏区的电阻加大，为了防止源/漏区的电阻加大，需要通过加大源/漏离子注入的剂量，即需要提供低能量、高剂量的源/漏离子注入工艺，以形成符合工艺要求的源/漏区，但是现有的离子注入工艺无法满足上述要求，使得现有的源/漏离子注入形成的源/漏区的深度偏大，且不受工艺控制。并且源/漏区的剂量加大，使得源/漏区的掺杂离子在现有的退火中存在横向扩散的问题，从而可能造成晶体管穿通。为了解决上述问题，发明人经过创造性劳动，提出一种MOS晶体管的制作方法，所述方法利用反型离子注入，形成深度小于源/漏区的源/漏反型区，从而减小最终获得的源/漏区的实际深度。本发明一种MOS晶体管的制作方法，请参考图4，所述方法包括步骤Si，提供半导体衬底，所述半导体衬底上形成有栅极结构；步骤S2，在栅极结构两侧的半导体衬底上形成侧墙；步骤S3，在所述栅极结构和侧墙两侧的半导体衬底内形成源/漏区；步骤S4,在所述源/漏区的底部形成源/漏反型区，所述源/漏反型区的掺杂离子的导电类型与所述源/漏区的掺杂离子的导电类型相反；步骤S5，进行退火，激活所述源/漏区和源/漏反型区的掺杂离子。下面将结合具体的实施例对本发明的技术方案进行详细的说明。请结合附图5
6图8，为本发明一个实施例的MOS晶体管制作方法剖面结构流程示意图。首先，请参考图5，提供半导体衬底200，所述半导体衬底200上形成有栅极结构。所述半导体衬底200的材质可以为硅、锗硅、绝缘体上硅等。本实施例中，所述半导体衬底200内形成有至少两个隔离结构202，所述隔离结构202用于器件之间相互隔离。 所述隔离结构202为浅沟槽隔离结构(STI)或局部氧化结构。所述隔离结构202之间的半导体衬底为晶体管的有源区。在其他的实施例中，所述隔离结构202之间的半导体衬底内还形成有掺杂阱201、 沟道注入区、阈值电压注入区。所述掺杂阱201、沟道注入区、阈值电压注入区通过离子注入形成，所述掺杂阱201、沟道注入区、阈值电压注入区的掺杂离子的类型与待形成的MOS晶体管的导电沟道类型有关，作为本领域技术人员的公知技术，在此不做详细的说明。所述栅极结构位于相邻的隔离结构202之间的半导体衬底200上。所述栅极结构包括位于半导体衬底200上的栅介质层205和位于所述栅介质层205上方的多晶硅栅极 206。所述栅介质层205的材质为氧化硅、氮氧化硅等。所述栅介质层205和多晶硅栅极 206的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不作赘述。作为优选的实施例，所述栅极结构外侧还覆盖有侧壁间隙壁207 (offset spacer)，所述侧壁间隙壁207可以通过对所述多晶硅栅极206进行氧化工艺制作。所述侧壁间隙壁207用于保护所述栅极结构，避免所述栅极结构受到刻蚀工艺的损伤。接着，请参考图6，在所述栅极结构两侧的半导体衬底内形成轻掺杂区208。所述轻掺杂区208通过轻掺杂离子注入形成。所述轻掺杂区208的掺杂离子的导电类型与待形成的MOS晶体管的导电沟道有关。具体地，当待形成的晶体管为NMOS晶体管时，所述轻掺杂区208的掺杂离子的导电类型为N型，所述掺杂离子可以为磷离子、砷离子或锑离子，轻掺杂离子注入的能量范围为1 30KeV，剂量范围为1E13 2E15/cm2。当待形成的晶体管为PMOS晶体管时，所述轻掺杂区208的掺杂离子的导电类型为P型，所述掺杂离子可以为硼离子、二氟化硼离子，轻掺杂离子注入的能量范围1 20KeV，剂量范围为 1E13 2E15/cm2。当要形成的晶体管为NMOS晶体管时，作为一个实施例，所述轻掺杂区208的掺杂离子的掺杂离子为磷离子，轻掺杂离子注入的能量范围为1 4KeV，剂量范围为4E14 2E15/cm2 ；作为又一实施例，所述轻掺杂区208的掺杂离子为砷离子，掺杂离子注入的注入能量范围为6 IOKeV,剂量范围为1E14 lE15/cm2。当要形成的晶体管为PMOS晶体管时，作为一个实施例，所述轻掺杂区208的掺杂离子为硼离子，轻掺杂离子注入的能量范围为2 5KeV，剂量范围为5E14 2E15/cm2 ；作为又一实施例，所述轻掺杂区208的掺杂离子为铟离子，轻掺杂离子注入的能量范围为1 !35KeV，剂量范围为 1E13 lE14/cm2。为了防止晶体管穿通，减小器件的短沟道效应和反短沟道效应，作为优选的实施例，在进行轻掺杂离子注入之后，需要进行袋状离子注入(pocket implant)，形成包围所述轻掺杂区208的袋状注入区204。所述袋状注入区204的掺杂离子的导电类型与轻掺杂区 208的导电类型相反。为了保证形成的袋状注入区204能够包围所述轻掺杂区204，所述袋状注入区204 应采用倾斜角度为10 30度注入。
本实施例中，在所述轻掺杂区208和袋状注入区204形成后，进行退火步骤，以激活所述轻掺杂区208和袋状注入区204内的掺杂离子。所述退火优选为快速热退火。作为一个实施例，所述退火的气体采用氮气，所述退火的升温速率和降温速率范围为50 120 摄氏度/秒，以有效激活所述轻掺杂区208和袋状注入区204内的掺杂离子。接着，请参考图7，在所述栅极结构两侧的半导体衬底上形成侧墙211。本实施例中，所述侧墙211可以为单层结构，其材质为氮化硅。在其他实施例中，所述侧墙211还可以为多层结构，例如为氧化硅-氮化硅-氧化硅组成的ONO结构。所述侧墙211的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。接着，仍然参考图7，在所述栅极结构和侧墙211两侧的半导体衬底内形成源/漏区209。所述源/漏区209通过离子注入工艺形成。所述源/漏区209可以通过一次离子注入形成，也可以通过两次或两次以上离子注入形成。作为一个实施例，所述源/漏区209通过一次离子注入形成。具体地，当晶体管为 NMOS晶体管时，所述源/漏区209的掺杂离子的导电类型为N型，所述N型离子可以为P离子、AS离子；当晶体管为PMOS晶体管时，所述源/漏区209的掺杂离子的导电类型为P型， 所述掺杂离子的导电类型可以为B离子、BF2离子。作为本发明的又一实施例，所述源/漏区209通过两次离子注入形成。具体地，所述源/漏区209通过两次离子注入形成，所述离子注入为第一离子注入和第二离子注入，所述第一离子注入和第二离子注入的掺杂离子的导电类型相同，其中所述第一离子注入的能量高于第二离子注入的能量，第一离子注入的剂量小于第二离子注入的剂量。当所述晶体管为NMOS晶体管，所述第一离子注入和第二离子注入的掺杂离子的导电类型为N型，所述第一离子注入和第二离子注入的掺杂离子可以为P离子、AS离子或 Sb离子。所述第一离子注入的能量范围为10 40KeV，所述第一离子注入的剂量范围为 1E13 5E14/cm2，所述述第二离子注入的能量范围为2 15KeV，剂量范围为5E14 3E15/ cm2。例如，所述第一离子注入的掺杂离子可以为P离子，其能量范围为10 40KeV，剂量范围为1E13 2E14/cm2，所述第二离子注入的掺杂离子可以P离子，其能量范围为5E13 3E15/cm2 ；或所述第一离子注入的掺杂离子可以为AS离子，其能量范围为10 40KeV，剂量范围为3E13 5E14/cm2，所述第二离子注入的掺杂离子可以为P离子，其能量范围为10 40KeV，剂量范围为 1E15 3E15cm/2。所述晶体管为PMOS晶体管，所述第一离子注入和第二离子注入的掺杂离子的导电类型为P型，所述第一离子注入和了第二离子注入的掺杂离子可以为B离子、BF2离子、 ^离子。所述第一离子注入的能量范围为5 12KeV，所述第一离子注入的剂量范围为 1E13 2E14/cm2，所述述第二离子注入的能量范围为1 4KeV，剂量范围为5E14 5E15/ cm2。例如，所述第一离子注入的掺杂离子为B离子时，其能量范围为5 12KeV，剂量范围为
1E13 2E14/cm2，所述第二离子注入的掺杂离子可以B离子，其能量范围为6E14 5E15/
cm 2。需要说明的是，对于NMOS晶体管或PMOS晶体管，由于第一离子注入的深度大于第二离子注入的深度，第二离子注入的剂量大于第一离子注入的剂量，且第二离子注入的剂量通常比第一离子注入的剂量大1 2个数量级(即第二离子注入的剂量是第一离子注入剂量的10 100倍)，因此，源/漏区209的电阻主要由第二离子注入的掺杂剂量决定，所述第二离子注入的掺杂离子作为源/漏区209的有效掺杂离子，所述第一离子注入的掺杂离子则用于控制源/漏区209的深度，所述第一离子注入的掺杂离子分布于源/漏区209的底部。所述第一离子注入的掺杂离子的深度为第二离子注入的掺杂离子深度的0. 3 0. 8倍。本发明所述的第一离子注入、第二离子注入的顺序可以为第一离子注入先于第二离子注入，或第二离子注入先于第一离子注入。作为优选的实施例，所述第一离子注入先于第二离子注入形成，这样第一离子注入破坏了原有的半导体衬底的晶格结构，在第二离子注入时，所述第二离子注入的掺杂离子受到的阻力大，从而第二离子的深度变浅，使得源/ 漏区209的有效深度变浅，优化了源/漏区209的掺杂离子的分布，在源/漏区209电阻不变的情况下，更有利于制作超浅结。在实际中，所述源/漏区209还可以通过3次或者更多次离子注入形成。其中一次离子注入的能量应大于其余离子注入的能量，所述其余离子注入的能量应相同或接近(偏差不超过10% )，所述其余离子注入的剂量之和应远大于所述其中一次离子注入的剂量， 即所述其余离子注入的剂量之和应为所述其中一次离子注入的剂量的10 100倍。接着，请参考图8，在所述源/漏区209的底部形成源/漏反型区212，如图8中阴影部分所示。所述源/漏反型区212通过离子注入形成，所述源/漏反型区212的掺杂离子的导电类型与源/漏区209的掺杂离子的导电类型相反，利用源/漏反型区212的掺杂离子的导电类型与源/漏区209的导电类型相反，产生杂质补偿效应，从而在源/漏区209 的底部形成耗尽区，增大原有的源/漏区209与半导体衬底200之间的耗尽区的宽度，从而减小源/漏结电容。作为一个实施例，所述源/漏反型区212的高度为所述源/漏区209的深度的 0. 3 0. 7倍。在所述源/漏区209的底部注入与源/漏区209的掺杂离子具有相反导电类型的掺杂离子，形成所述源/漏反型区212时，所述离子注入的掺杂离子的分布为自半导体衬底表面向下，沿源/漏区209的深度方向，所述掺杂离子的浓度先增大后减小，即为高斯分布，其中所述掺杂杂质的峰值浓度位于所述源/漏反型区212内。在所述峰值浓度附近的源/漏区209，由于掺杂离子的浓度较高，从而产生杂质补偿效应，形成耗尽区，远离所述峰值浓度的区域，则由于所述掺杂离子的浓度较少，对所述源/漏区209的掺杂离子的杂质补偿效应小，基本不影响所述源/漏区209的导电类型。本发明通过调整形成所述源 /漏反型区212的离子注入的参数，使得所述掺杂离子峰值位于所述源/漏反型区212内， 且所述掺杂离子的分布集中与源/漏反型区212，使以使得最终形成的源/漏反型区212的高度为所述源/漏区209的深度的0. 3 0. 7倍。所述源/漏反型区212的离子注入的工艺参数与形成源/漏区209的工艺参数对应。具体地，当所述源/漏区209通过一次离子注入形成时，且所述晶体管为NMOS晶体管时，所述源/漏反型区212的掺杂离子的导电类型为P型，所述源/漏反型区212的掺杂离子可以为h离子，所述源/漏反型区212的掺杂离子的能量范围30 70KeV，剂量范围为 1E13 lE14/cm2 ；当所述源/漏区209通过一次离子注入形成时，且所述晶体管为PMOS晶体管时，所述源/漏反型区212的掺杂离子的导电类型为N型，所述源/漏反型区212的掺杂离子可以为Sb离子，其能量范围为40 IOOKeV,剂量范围为1E13 lE14/cm2，所述源/漏反型区212的掺杂离子也可以为As离子，所述源/漏反型区212的掺杂离子的能量范围 20 50KeV，剂量范围为1E13 lE14/cm2。当所述源/漏区209通过两次或两次以上的离子注入形成时，所述源/漏反型区 212的注入参数设置可以参考源/漏区209通过一次离子注入形成的工艺，在此不做赘述。需要说明的是，形成所述源/漏反型区209的离子注入与形成源/漏区209的离子注入的顺序可以任意调换，即形成所述源/漏反型区209的离子注入可以在形成源/漏区209的离子注入之前、在形成源/漏区209的离子注入之间(如果源/漏区209由多次离子注入形成)或在形成源/漏区209的离子注入之后。然后，仍然参考图8，进行退火，激活所述源/漏区209和源/漏掺杂区212的掺杂
1 子。所述退火可以为快速热退火或炉管退火，优选为快速热退火。由于快速热退火工艺时间短、效率高，因此优选为快速热退火。作为优选的实施例，所述快速热退火的升温速率和降温速率为50 120摄氏度/秒，在上述的升温速率和降温速率范围内，可以有效激活所述源/漏区209和源/漏反型区212的掺杂离子，修复离子注入工艺在半导体衬底100 内造成的损伤，并且，不会引起所述源/漏区209和源/漏反型区212的掺杂离子横向扩散， 防止器件穿通。本实施例中，所述退火的气体为氮气。所述氮气可以有效修复离子注入工艺在半导体衬底表面造成的损伤。在其他的实施例中，所述退火工艺的气体还可以为氮气和氧气的混合气体，其中氧气的在混合气体中的体积比例为 10%，以保护半导体衬底200表面，减小注入剂量损失。基于上述方法，制作的MOS晶体管如图8所示，所述MOS晶体管包括半导体衬底200，所述半导体衬底200内包括具有至少两个隔离结构202 ；掺杂阱201，位于相邻隔离结构202之间的半导体衬底200内；栅极结构，位于所述掺杂阱201上方的半导体衬底表面，所述隔离结构包括位于所述半导体衬底表面栅介质层205和位于所述栅介质层205上方的多晶硅栅极206 ；侧壁间隙壁207，覆盖于所述栅极结构上；轻掺杂区208，位于所述栅极结构两侧的半导体衬底200内；袋状注入区204，位于所述栅极结构两侧的半导体衬底200内，所述袋状注入区 204包围所述轻掺杂区208 ；侧墙211，位于所述栅极结构两侧的半导体衬底200上；源/漏区209，位于所述栅极结构和侧墙211两侧的半导体衬底200内；源/漏反型区212，位于所述栅极结构和侧墙211两侧的半导体衬底200内，所述源/漏反型区212位于所述源/漏区209的底部，所述源/漏反型区212掺杂离子与所述源/漏区209的掺杂离子具有相反的导电类型。其中，作为优选的实施例，所述源/漏反型区212的高度为所述源/漏区209深度的0. 3 0. 8倍。发明人进行了 WAT测试，在其他工艺条件相同的情况下(即仅增加源/漏反型离子注入)，利用本发明的制作方法获得的MOS晶体管的结电容为1.37皮法每平方微米，而利用现有技术制作的MOS晶体管的结电容为1. 5皮法每平方微米，本发明的方法将MOS晶体管的结电容减小约7%。为了进一步说明本发明制作的MOS晶体管的结电容变化，发明人进行了模拟，对本发明制作的MOS晶体管和现有技术制作的MOS晶体管的结电容随栅极长度变化进行了模拟。请参考图9，其中横轴表示栅极长度，单位为微米，纵轴表示晶体管的结电容，单位为皮法每平方微米，曲线B为利用现有技术制作的MOS晶体管的结电容随栅极长度变化的曲线图，曲线A为利用本发明的方法制作的MOS晶体管的结电容随栅极长度变化的曲线图。从图中看出，在栅极长度相同的情况下，利用本发明的方法制作的MOS晶体管的结电容小于现有技术制作的MOS晶体管的结电容。综上，本发明提供的MOS晶体管及其制作方法，所述方法利用源/漏区底部的源/ 漏反型区的掺杂离子与源/漏区的掺杂离子的导电类型相反，实现杂质补偿，在源/漏反型区形成耗尽区，增大了源/漏耗尽区的宽度，减小了源/漏结电容和漏电流，提高了晶体管应用于系统时系统的响应速度，减小了系统的功耗。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种MOS晶体管的制作方法，其特征在于，包括提供半导体衬底，所述半导体衬底上形成有栅极结构；在栅极结构两侧的半导体衬底上形成侧墙；在所述栅极结构和侧墙两侧的半导体衬底内形成源/漏区；在所述源/漏区的底部形成源/漏反型区，所述源/漏反型区的掺杂离子的导电类型与所述源/漏区的掺杂离子的导电类型相反；进行退火，激活所述源/漏区和源/漏反型区的掺杂离子。
2.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述源/漏反型区的高度为所述源/漏区深度的0. 3 0. 8倍。
3.如权利要求1或2所述的MOS晶体管的制作方法，其特征在于，所述源/漏区通过一次离子注入形成，当晶体管为NMOS晶体管时，所述源/漏区的掺杂离子的导电类型为N型， 所述源/漏反型区的掺杂离子的导电类型为P型；当晶体管为PMOS晶体管时，所述源/漏区的掺杂离子的导电类型为P型，所述源/漏反型区的掺杂离子的导电类型为N型。
4.如权利要求3所述的MOS晶体管的制作方法，其特征在于，所述源/漏反型区的P型掺杂离子的能量范围30 70KeV，剂量范围为1E13 lE14/cm2 ；所述源/漏反型区的N型掺杂离子的能量范围20 IOOKeV,剂量范围为1E13 1E14/
5.如权利要求1或2所述的MOS晶体管的制作方法，其特征在于，所述源/漏区通过两次离子注入形成，所述离子注入为第一离子注入和第二离子注入，所述第一离子注入和第二离子注入的掺杂离子的导电类型相同，第一离子注入的能量高于第二离子注入的能量， 第一离子注入的剂量小于第二离子注入的剂量。
6.如权利要求5所述的MOS晶体管的制作方法，其特征在于，所述第一离子注入、第二离子注入的顺序为第一离子注入先于第二离子注入，或第二离子注入先于第一离子注入；所述源/漏反型离子注入在第一离子注入和第二离子注入之前、第一离子注入和第二离子注入之间、或在第一离子注入和第二离子注入之后。
7.如权利要求6所述的MOS晶体管的制作方法，其特征在于，所述晶体管为NMOS晶体管，所述第一离子注入和第二离子注入的掺杂离子的导电类型为N型，所述第一离子注入的能量范围为10 40KeV，所述第一离子注入的剂量范围为1E13 5E14/cm2，所述第二离子注入的能量范围为2 15KeV，剂量范围为5E14 3E15/cm2 ；所述反型离子注入的掺杂离子的导电类型为P型，所述反型离子注入的能量范围为30 70KeV，剂量范围为1E13 lE14/cm2。
8.如权利要求6所述的MOS晶体管的制作方法，其特征在于，所述晶体管为PMOS晶体管，所述第一离子注入和第二离子注入的掺杂离子的导电类型为P型，所述第一离子注入的能量范围为5 12KeV，所述第一离子注入的剂量范围为1E13 2E14/cm2，所述第二离子注入的能量范围为1 4KeV，剂量范围为5E14 5E15/cm2 ；所述反型离子注入的掺杂离子的导电类型为N型，所述反型离子注入的能量范围为10 lOOKeV，剂量范围为1E13 lE14/cm2。
9.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述退火为快速热退火， 所述快速热退火的升温速率和降温速率为50 120摄氏度/秒，所述快速热退火利用氮气进行。
10.一种MOS晶体管，其特征在于，包括半导体衬底，所述半导体衬底具有栅极结构； 侧墙，位于所述栅极结构两侧的半导体衬底上； 源/漏区，位于栅极结构和侧墙两侧的半导体衬底内；源/漏反型区，位于所述源/漏区的底部，所述源/漏反型区的掺杂离子的导电类型与源/漏区的掺杂离子的导电类型相反。
11.如权利要求10所述的MOS晶体管，其特征在于，所述源/漏反型区高度为所述源/ 漏区深度的0. 3 0. 8倍。
全文摘要
本发明提供一种MOS晶体管及其制作方法，该方法包括提供半导体衬底，所述半导体衬底上形成有栅极结构；在栅极结构两侧的半导体衬底上形成侧墙；在所述栅极结构和侧墙两侧的半导体衬底内形成源/漏区；在所述源/漏区的底部形成源/漏反型区，所述源/漏反型区的掺杂离子的导电类型与所述源/漏区的掺杂离子的导电类型相反；进行退火，激活所述源/漏区和源/漏反型区的掺杂离子。本发明的方法制作更适合超浅结制作工艺，减小了MOS晶体管的结电容和结漏电流，提高了晶体管应用与系统时系统的响应速度，降低了系统的功耗。
文档编号H01L29/78GK102446763SQ20101050893
公开日2012年5月9日 申请日期2010年10月13日 优先权日2010年10月13日
发明者赵猛 申请人:中芯国际集成电路制造(上海)有限公司