量子阱场效应晶体管中的调制掺杂halo、用其制造的设备及其使用方法

专利名称：量子阱场效应晶体管中的调制掺杂halo、用其制造的设备及其使用方法
量子阱场效应晶体管中的调制掺杂halo、用其制造的设备
及其使用方法
背景技术：
不同电子装置和光电装置在半导体衬底(诸如元素硅(Si)衬底)上使用薄膜弛豫晶格常数III-V族半导体。能够使用III-V族材料性质的表面层可托管(host)不同高性能电子装置，诸如互补金属氧化物半导体(CMOS)和量子阱(QW)晶体管。然而，III-V族材料在硅衬底之上的生长呈现出许多难题。对于这种装置所涉及的难题包括足够的短沟道效应(SCE)和Lg可伸缩性。


为了理解获得实施例的方式，将参考附图给出上方简要描述的不同实施例的更具体描述。这些附图描绘了不一定按比例绘制并且不视为限制范围的实施例。将通过使用附图更具体且详细地描述和说明一些实施例，附图中图Ia是根据一个示例实施例的集成电路装置的横截面正面图；图Ib是根据一个实施例图Ia中描绘的集成电路装置在进一步处理之后的横截面正面图；图2是图示根据实施例作为调制掺杂halo层中掺杂物浓度函数的改进短沟道效应的图形；图3是根据一个实施例的过程流程图；以及图4是根据一个实施例的电子系统的示意图。
具体实施例方式现在将参考附图，附图中相似的结构可提供有相似后缀附图标记。为了更清楚地显示不同实施例的结构，本文包含的附图是集成电路结构的图解表示。由此，所制造的集成电路结构(例如在显微照片中)的实际显现可能看起来不同，但仍包含所图示的实施例所要求权利的结构。此外，附图可只示出对理解所图示的实施例有用的结构。为了保持附图的清楚性可能未包含本领域已知的附加结构。虽然可在同一句子里提到处理器芯片和存储器芯片，但不应解释为它们是等效的结构。本公开通篇提到“一个实施例”或“实施例”是指结合该实施例描述的具体特征、结构或特性包含在本发明的至少一个实施例中。本公开通篇各个地方出现的短语“在一个实施例中”或“在实施例中”不一定都指的是同一实施例。 而且，在一个或多个实施例中可以任何适当方式组合具体特征、结构或特性。诸如“上”和“下”等术语可参考所图示的X-Z坐标理解，并且诸如“相邻”等术语可通过参考X-Y坐标或非ζ坐标理解。在不同实施例中，砷化镓铟(InGaAs)基的半导体装置形成在半导体衬底、诸如硅上。通过使用这种InGaAs基的结构，可以实现高速且低功率性能。这种结构包含允许高电介质常数(高k)栅极电介质用于金属栅极的调制掺杂halo层。图Ia是根据一个示例实施例的集成电路装置100的横截面正面图。集成电路装置100可用于形成半导体衬底110上的NMOS器件或PMOS器件。在一个实施例中，半导体衬底110是高电阻η型或ρ型(100)偏晶向Si衬底(off-oriented Si substrate)。在一个实施例中，半导体衬底110具有通过从锭(ingot)偏离切割(off-cutting)半导体衬底110而准备的邻接面。根据一个实施例，(100)半导体衬底110朝[110]方向以2度与8 度之间的角偏离切割(off cut)以产生可具有台阶(terrace)的表面。在一个实施例中， 使用不同的偏离切割方向。在一个实施例中，半导体衬底110是4°偏离切割硅(off-cut silicon)。在一个实施例中，在没有偏离切割方向的情况下提供半导体衬底110。在任何情况下，偏离切割的半导体衬底110或其它衬底准备可提供用于装置隔离，并且还可减少反相边界中的反相区域(anti-phase domain)。半导体衬底110可具有从1欧姆(Ω)到50kΩ 范围内的电阻。成核层112和底部缓冲层114形成在半导体衬底110上。在一个实施例中，成核层 112由砷化镓(GaAs)制成。在一个实施例中，通过金属有机化学气相沉积(MOCVD)过程形成该成核层112。在一个实施例中，通过分子束外延(MBE)过程形成该成核层112。可使用其它过程形成该成核层112。在一个实施例中，成核层是30纳米(nm)厚的GaAs层，继之以可用从0.3微米(μπι)到Iym的厚度形成的底部缓冲层114。成核层和缓冲层112和114 分别用于用III-V族材料、诸如GaAs材料的原子双层填充最低半导体衬底台阶。成核层和底部缓冲层112和114的成核层112部分可形成无反相区域的“虚拟极(vitual polar) ”衬底。在一个实施例中，以400°C与500°C之间的温度执行MBE。成核层和底部缓冲层112和 114的底部缓冲层114分别可提供用于滑移错位(gliding dislocation)和控制要形成在成核层和底部缓冲层112和114之上(over)的势垒层和半导体衬底110之间的4%到8% 之间的晶格失配。在一个实施例中，以比成核层112温度更高的温度形成底部缓冲层114。 另外，在一个实施例中，底部缓冲层114比较厚。成核层112和底部缓冲层114配置成形成可提供InGaAs量子阱(QW)结构的压缩应变的错位过滤缓冲区(dislocation filtering buffer)，如下面阐述的一样。成核层 112和底部缓冲层114可配置成控制大约4%的晶格失配，以最小化贯穿式错位(threading dislocation)0另外，图Ia中描绘了其中渐变缓冲层(graded buffer layer) 116形成在底部缓冲层114之上的处理。在一个实施例中，渐变缓冲层116是砷化铝铟(InxAlhAs)。渐变从 χ等于0进行到χ等于0. 52。在一个示例实施例中，通过密度不断增加的成分图示来显示渐变从而表示存在不断增加的铟。因此，在底部缓冲层114与渐变缓冲层116之间界面处的成分作为砷化铝(AlAs)开始并在其另一边界处作为Ina52Ala48As结束。在一个实施例中，通过以线性增加的方式干扰(perturb)铟供应直到达到Ina52Ala48As成分，来线性地进行渐变。在一个实施例中，以非线性增加的方式提供铟供应，使得渐变缓冲层116在这个渐变缓冲层的物理中点可具有大于一半的铟浓度或小于一半的铟浓度其中之一。通过形成渐变缓冲层116，可沿其内的相对对角面滑移错位。在一个实施例中，渐变缓冲层116的厚度在0. 7 μ m与1. 1 μ m之间。在一个实施例中，渐变缓冲层116的厚度为0. 9 μ m。在一个实施例中，渐变缓冲层116是反向步进渐变InAlAs以便对于装置隔离具有更大带隙。在一个实施例中，渐变缓冲层116是反向步进渐变砷化铝镓铟(InGaAlAs)以便对于装置隔离具有更大带隙。成分可开始于铟存在并且以较低浓度，或者甚至在顶面完全没有。铝的存在可根据渐变缓冲层116的成分中铝的量调制量子阱层上的应变。渐变缓冲层116还可充当错位过滤缓冲区。在形成渐变缓冲层116之后，形成底部势垒层118。在一个实施例中，底部势垒层 118由比要形成在底部势垒层118上方且与其接触(above and on the bottom barrier layer 118)的量子阱层所用材料的带隙更大的材料形成。在一个实施例中，底部势垒层 118足够厚从而为正在形成将成为进一步所公开的晶体管设备的一部分的晶体管堆叠130 的结构中的电荷载流子提供潜在势垒。在一个实施例中，底部势垒层118的厚度在4nm与 120nm之间。在一个实施例中，底部势垒层118的厚度为lOOnm。在形成底部势垒层118之后，在底部势垒层118上方且在其上地形成调制掺杂 halo层层120。在一个实施例中，调制掺杂halo层120由铍(Be)构成。在一个实施例中， 调制掺杂halo层120中铍的调制掺杂的浓度在从IxIOiciCnT2到5xl014Cm_2的范围内。在一个实施例中，通过使用分子束外延(MBE)生长技术执行调制掺杂。在一个实施例中，通过使用金属有机化学气相沉积外延(M0CVD epi)生长技术执行调制掺杂。在一个实施例中，通过使用金属有机化学气相沉积外延(M0CVD epi)生长技术执行调制掺杂。在一个实施例中，通过使用超高真空CVD外延(UHCVD epi)生长技术执行调制掺杂。在一个实施例中，通过使用降低温度的CVD外延(RTCVD epi)生长技术执行调制掺杂。在一个实施例中，III-V族NMOS结构的掺杂物变体包括铍(Be)和碳(C)。在一个实施例中，III-V族PMOS结构的掺杂物变体包括硅(Si)和碲(Te)。在一个实施例中，PMOS 锗量子阱结构的掺杂物变体包括砷(As)、锑(Sb)和磷(P)。在一个实施例中，掺杂物的量的范围从 IO10cm-2 到 IO14cnT2。因为调制掺杂halo层120与量子阱层分开(下面见124)，因此这个halo实施例不会降级载流子迁移率。在形成调制掺杂halo层层120之后，在其上形成底部间隔层122。在一个实施例中，底部间隔层122是砷化铝铟材料。在一个实施例中，底部间隔层122是Ina52Ala48As并且厚度在从4nm到12nm的范围内。在一个实施例中，底部间隔层122是Ina52Ala48As且厚度为8nm。在形成底部间隔层122之后，形成量子阱(QW)层124。在一个实施例中，QW层124 由带隙比底部势垒层118的带隙更小的材料形成。在一个实施例中，QW层124由IrixGai_xAS 形成，其中χ在0. 53与0. 8之间。QW层124可以足够厚以便为给定应用、诸如存储单元的晶体管提供充分的沟道电导。QW层124可以足够厚以便为给定应用、诸如逻辑电路的晶体管提供充分的沟道电导。在一个实施例中，QW层124在IOnm与16nm之间。在一个实施例中，QW层124的厚度为13nm。QW层124可为NMOS器件提供高电子迁移率和速度，并且还可为PMOS器件提供高空穴迁移率和速度，二者都与硅基装置相比。在一个实施例中，顶部间隔层126形成在QW层124之上。根据一个实施例，顶部间隔层126包括Ina52Ala48As材料。如在图Ia中进一步示出的，顶部间隔层126形成在QW 层124之上。顶部间隔层126可向QW层124提供压缩应变，因为它充当半导体沟道。在一个实施例中，Ina52Ala48As顶部间隔层126的厚度在从0. 2nm到Snm的范围内。在一个实施例中，Ina52Ala48As间隔层124的厚度为5nm。
在形成顶部间隔层126之后，形成掺杂层128。在一个实施例中，基于在量子阱层 124的沟道中有用的片载流子浓度(sheet carrier concentration)选择掺杂。当量子阱 120的沟道内部的掺杂是3. 5X1012cm_2时，对于硅掺杂层128，示例浓度是6X1012cm_2。在一个实施例中，根据已知技术，掺杂层128是δ掺杂硅。在一个实施例中，掺杂层128是调制掺杂硅。在一个实施例中，掺杂层128是组合的δ掺杂和调制掺杂。在一个实施例中，掺杂层128是厚度为3Α到15Α的硅调制δ掺杂层。在NMOS器件实施例中，使用硅和碲(Te) 杂质实现掺杂层128的掺杂。在PMOS器件实施例中，掺杂层128的掺杂是用铍(Be)的。在 PMOS器件实施例中，掺杂层128的掺杂是用碳(C)的。在PMOS器件实施例中，掺杂层128 的掺杂是用铍和碳的。在一个实施例中，调制掺杂halo层120中的掺杂与掺杂层128中的掺杂相同。在一个实施例中，相同掺杂意味着相同的掺杂元素、诸如铍。在一个实施例中，相同掺杂意味着掺杂有用于在两层中实现等效的半导体性质的元素。在形成掺杂层128之后，形成顶部势垒层130以完成装置堆叠。在一个实施例中， 顶部势垒层130是InxAlhAs势垒层130。根据一个实施例，顶部势垒层130的厚度在4nm 与12nm之间。在一个实施例中，顶部势垒层130的厚度为8nm。顶部势垒层130可以是用于栅极控制的肖特基势垒层。装置堆叠实施例可称为装置堆叠132，其包括其中包含半导体衬底110上的成核层112、底部缓冲层114和渐变缓冲层116的缓冲底部结构134。装置堆叠132还包含底部势垒结构136和顶部势垒结构140。底部势垒结构136包含底部势垒层118和调制掺杂 halo层120。顶部势垒结构140包含掺杂层128和顶部势垒层130。装置堆叠132还包括其中包含底部间隔层122、QW层124和顶部间隔层126的量子阱结构138。在形成装置堆叠132之后，在顶部势垒结构140之上形成蚀刻终止层142。在一个实施例中，蚀刻终止层142是磷化铟(InP)。可以使用可与给定的特定应用规则结合的其它蚀刻终止结构材料。蚀刻终止层142的厚度可为从2nm到lOnm。在一个实施例中，蚀刻终止层142的厚度为6nm。通过在蚀刻终止层142上方形成接触层144来进一步处理装置堆叠132。接触层 144向源极接触结构和漏极接触结构提供了低接触电阻。在一个实施例中，接触层144由 InxGai_xAs形成。对于NMOS器件堆叠132，接触层144是η+掺杂。接触层144也可以是η++ 掺杂。在一个实施例中，通过开始于硅掺杂有Ina53Gaa47As并且InxGai_xAs从χ = 0. 53进行到1. 0使得渐变终止于InAs的渐变，来掺杂接触层144。对于PMOS器件堆叠132，接触层144是ρ+掺杂。在一个实施例中，以ρ+掺杂梯度进行渐变掺杂。根据一个实施例，接触层144的厚度在IOnm与30nm之间。根据一个实施例，接触层144的厚度为20nm。图Ib是根据一个实施例图Ia中描绘的集成电路装置在进一步处理之后的横截面正面图。已经通过形成已穿入接触层144、蚀刻终止层142、顶部势垒层130和硅掺杂层128 的栅极凹槽146，处理了集成电路装置101。在一个实施例中，栅极凹槽146穿入但不突破间隔层126。处理包括在栅极凹槽146中形成高k电介质膜148以及在栅极凹槽146中形成间隔部150用于栅极的电绝缘。在一个实施例中，高k栅极电介质膜148的厚度为从20人到60人。高k栅极电介质膜148位于顶部间隔层126的一部分中。在一个实施例中，高k电介质膜148是氧化铪(HfO2)。在一个实施例中，高k电介质膜148是氧化铝(Al2O3)。在一个实施例中，高k电介质膜148是五氧化二钽(Ta2O5)。在一个实施例中，高k电介质膜148是氧化锆(ZrO2)。在一个实施例中，高k电介质膜148是铝酸镧(LaAlO5)。在一个实施例中，高k电介质膜148 是钪酸钆(GdScO5)。本文所用的短语“高k”是指电介质常数k大于二氧化硅的电介质常数、即大于大约4的材料。栅极接触部152形成在高k栅极电介质膜148上方且在其上。在一个实施例中， 栅极接触部152是钛(Ti)材料。在一个实施例中，栅极接触部152是钼(Pt)材料。在一个实施例中，栅极接触部152是金(Au)材料。在一个实施例中，栅极接触部152是钛、钼和金其中至少两个的组合。在一个实施例中，栅极接触部152的厚度为从60A到140人。在一个实施例中，栅极接触部152的厚度为100人。在一个实施例中，高k栅极电介质膜152的厚度为100A，而栅极接触部152的厚度为100A。源极接触部154和漏极接触部156设置在接触层142上方。在一个实施例中，源极接触部154和漏极接触部156是与栅极接触部150相同的材料。在一个实施例中，源极接触部材料和漏极接触部材料是非合金层。在一个实施例中，源极接触部材料和漏极接触部材料是沉积在锗(Ge)上的金(Au)的非合金层，锗又沉积在底部的镍(Ni)上。在一个实施例中，源极接触部材料和漏极接触部材料是沉积在钼(Pt)上的金(Au)的非合金层，钼又沉积在底部的镍(Ni)上。所图示的集成电路装置101是可安装在多种微电子装置中任一个中的晶体管设备。图2是图示根据实施例作为调制掺杂halo中掺杂物浓度函数的改进短沟道效应的图形200。图2中描绘了未掺杂的底部势垒260以及标称掺杂的(nominally doped)底部势垒262和大于标称掺杂的底部势垒264。在一个实施例中，标称掺杂的底部势垒262是图Ia中描绘的调制掺杂halo层层120，并且由已经注入到halo层120中的铍Be构成，硅中Be的浓度范围从lxliTcnT2到lX1014cm_2。在一个实施例中，大于标称掺杂的底部势垒 264是图Ia中描绘的调制掺杂halo层层120，并且由已经注入到halo层120中的铍Be构成，硅中Be的浓度范围从1Χ1010αιΓ2到IxlO14Cm^20图3是根据一个实施例的过程流程图。在310，该过程包括在半导体衬底上形成缓冲结构。在一个非限制性示例实施例中，缓冲结构包含成核层112、底部缓冲层114和渐变缓冲层116。在320，该过程包括在缓冲结构的上方形成底部势垒结构。在一个非限制性示例实施例中，底部势垒结构包含底部势垒层118和调制掺杂halo层120。在330，该过程包括在底部势垒结构的上方形成量子阱结构。在一个非限制性示例中，量子阱结构包含底部间隔层122、QW层124和顶部间隔层126。在340，该过程包括形成顶部势垒结构。在非限制性示例中，顶部势垒结构包含掺杂层126和顶部势垒层128。在350，该过程包括在顶部势垒结构的上方形成蚀刻终止层。在非限制性实施例中，蚀刻终止层142是InP材料。在360，该过程包括在蚀刻终止层的上方形成接触层。在非限制性示例中，接触层 144配置用于NMOS器件堆叠132。在非限制性示例中，接触层144配置用于PMOS器件堆叠 132。
在370，该过程包括在装置堆叠中形成栅极接触结构。在非限制性示例中，在栅极间隔部150之间在栅极凹槽146中形成栅极接触部152，并且栅极接触部152在栅极电介质 148的上方且在其上。另外，装置堆叠132分别包含源极接触部和漏极接触部巧4和156。图4是根据一个实施例的电子系统400的示意图。所描绘的电子系统400可在具有高k栅极电介质层实施例的底部势垒实施例中包括调制掺杂halo层，如本公开中所阐述的。在一个实施例中，电子系统400是包含电耦合电子系统400的不同部件的系统总线420 的计算机系统。根据不同实施例，系统总线420是单个总线或总线的任何组合。电子系统 400包含向集成电路410提供电力的电压源430。在一些实施例中，电压源430通过系统总线420向集成电路410提供电流。根据一个实施例，集成电路410电耦合到系统总线420并包含任何电路或电路的组合。在一个实施例中，集成电路410包含可以是任何类型的处理器412。本文所用的处理器412可以指任何类型的电路(诸如但不限于微处理器、微控制器、图形处理器、数字信号处理器或其它处理器)。可包含在集成电路410中的其它类型电路是定制电路或专用集成电路(ASIC)，诸如用于无线装置(诸如蜂窝电话、寻呼机、便携式计算机、双向无线电设备和类似电子系统)中的通信电路414。在一个实施例中，处理器410包含管芯上存储器 (on-die memory) 416，诸如静态随机存取存储器(SRAM)。在一个实施例中，处理器410包含嵌入式管芯上存储器416，诸如嵌入式动态随机存取存储器(eDRAM)，其可以是用于处理器的高速缓冲存储器。在一个实施例中，电子系统400还包含外部存储器440，外部存储器440又可包含适合于具体应用的一个或多个存储单元，诸如MM形式的主存储器442、一个或多个硬盘驱动器444和/或处理可移动介质446的一个或多个驱动器(诸如盘、光盘(CD)、数字可变盘 (DVD)、闪速存储器keys (flash memory keys)以及本领域已知的其它可移动介质)。不同存储器功能性可包含具有高k栅极电介质层实施例的合成间隔部实施例。在一个实施例中，电子系统400还包含显示装置450、音频输出端460。在一个实施例中，电子系统400包含控制器470，诸如键盘、鼠标、跟踪球、游戏控制器、麦克风、语音识别装置或将信息输入到电子系统400中的任何其它装置。如本文所示出的，在各种实施例及其技术识别的等效方案中，集成电路410可以用若干不同的实施例实现，包括底部势垒结构实施例中的调制掺杂halo层、电子系统、计算机系统、制造集成电路的一个或多个方法以及制造在本文所阐述的底部势垒结构实施例中包含调制掺杂halo层的电子组件的一个或多个方法。单元、材料、几何形状、尺寸和操作顺序都可改变为适合具有高k栅极电介质层实施例的具体合成间隔部。提供摘要以符合37C.F.R. § 1. 72 (b)，要求有将允许读者快速明确技术公开的特性和要点的摘要。要理解，它不会用于解释或限制权利要求书的范围或意义。在前面的具体实施方式
中，各种特征在单个实施例中组合在一起以便精简本公开。公开的这个方法不要解释为反应了所要求的本发明实施例需要比每个权利要求中明确阐述的更多特征的意图。而是，当以下权利要求反应时，发明的主题在于少于单个公开实施例的所有特征。由此，以下权利要求由此结合到具体实施方式
中，其中每个权利要求坚持它自己作为单独的优选实施例。本领域的技术人员将容易理解，可以在脱离在所附权利要求书中所表述的本发明的原理和范围的情况下，进行为了说明本发明性质已经描述和图示的部分和方法阶段的细节、材料和布置的各种其它改变。
权利要求
1.一种晶体管设备，包括缓冲结构，设置在半导体衬底的上方且在其上；底部势垒结构，设置在所述缓冲结构的上方且在其上，其中所述底部势垒结构包括含 InAlAs材料的底部势垒层和含铍的硅材料的调制掺杂halo层；量子阱结构，设置在所述底部势垒结构的上方且在其上；顶部势垒结构，设置在所述量子阱结构的上方且在其上；蚀刻终止层，设置在所述顶部势垒结构的上方且在其上；以及栅极接触结构，耦合到所述量子阱结构。
2.如权利要求1所述的晶体管设备，其中所述量子阱结构包括InGaAs量子阱层、含 InAlAs的底部间隔层以及InAlAs顶部间隔层，并且其中含铍的硅材料的调制掺杂halo层设置在所述底部间隔层下方且在其上。
3.如权利要求1所述的晶体管设备，其中所述量子阱结构包括Ina7Gaa3As量子阱层、 含Ina52Ala48As的底部间隔层以及Ina52Ala48As顶部间隔层，并且其中含铍的硅材料的调制掺杂halo层设置在所述底部间隔层下方且在其上。
4.如权利要求1所述的晶体管设备，其中所述量子阱结构包括InGaAs量子阱层、含 InAlAs的底部间隔层以及InAlAs顶部间隔层，并且其中所述缓冲结构包括设置在所述半导体衬底上方且在其上的含GaAs的成核层、设置在所述成核层上方且在其上的含GaAs的缓冲层以及设置在所述缓冲层上方且在其上的InAlAs渐变缓冲层。
5.如权利要求1所述的晶体管设备，其中所述量子阱结构包括Ina7Gaa3As量子阱层、 含Ina52Ala48As的底部间隔层以及Ina52Ala48As顶部间隔层，并且其中所述缓冲结构包括设置在所述半导体衬底上方且在其上的含GaAs的成核层、设置在所述成核层上方且在其上的含GaAs的缓冲层以及设置在所述缓冲层上方且在其上的InxAlhAs渐变缓冲层，并且渐变从χ等于0进行到χ等于0. 52。
6.如权利要求1所述的晶体管设备，其中所述量子阱结构包括InGaAs量子阱层、 含InAlAs的底部间隔层以及InAlAs顶部间隔层，并且其中所述顶部势垒结构包括设置在所述量子阱结构上方且在其上的硅掺杂层以及设置在所述硅掺杂层上方且在其上的含 InAlAs的顶部势垒层。
7.如权利要求1所述的晶体管设备，其中所述量子阱结构包括Ina7Gaa3As量子阱层、 含Intl. 52Α1α 48As的底部间隔层以及Intl. 52Α1α 48As顶部间隔层，并且其中所述顶部势垒结构包括设置在所述量子阱结构上方且在其上的硅掺杂层以及设置在所述硅掺杂层上方且在其上的含InAlAs的顶部势垒层。
8.如权利要求1所述的晶体管设备，其中所述量子阱结构包括Ina7Gaa3As量子阱层、 含Intl. 52Α1α 48As的底部间隔层以及Intl. 52Α1α 48As顶部间隔层，并且其中所述顶部势垒结构包括设置在所述量子阱结构上方且在其上的硅掺杂层以及设置在所述硅掺杂层上方且在其上的含Ina52Ala48As的顶部势垒层。
9.如权利要求1所述的晶体管设备，其中所述顶部势垒结构包括设置在所述量子阱结构上方且在其上的硅掺杂层以及设置在所述硅掺杂层上方且在其上的含Ina52Ala48As的顶部势垒层，并且其中所述调制掺杂halo层中的掺杂与所述硅掺杂层中的掺杂相同。
10.如权利要求1所述的晶体管设备，其中所述含铍的硅材料的调制掺杂halo层设置在所述底部间隔层下方且在其上； 其中所述缓冲结构包括设置在所述半导体衬底上方且在其上的含GaAs的成核层、设置在所述成核层上方且在其上的含GaAs的缓冲层以及设置在所述缓冲层上方且在其上的 InxAlhAs渐变缓冲层，并且渐变从χ等于0进行到χ等于0. 52 ；其中所述底部势垒结构包括设置在所述缓冲结构上方且在其上的Ina52Ala48As底部势垒层；其中所述量子阱结构包括Ina7Gaa3As量子阱层、含Ina52Ala48As的底部间隔层以及 Ina52Ala48As 顶部间隔；其中所述顶部势垒结构包括设置在所述量子阱结构上方且在其上的硅掺杂层以及设置在所述硅掺杂层上方且在其上的含InAlAs的顶部势垒层。
11.如权利要求1所述的晶体管装置，其中所述栅极接触结构包括 栅极电介质层，设置在栅极凹槽中且在所述量子阱结构之上； 栅极间隔部；以及金属栅极电极，设置在所述栅极凹槽中。
12.—种具有晶体管装置的计算系统，包括 半导体管芯，并且在所述半导体管芯中包括在半导体衬底上的量子阱(QW)层，其中所述半导体衬底包含所述QW层下方的InAlAs 底部势垒，并且其中所述量子阱包含InGaAs成分； 铍掺杂halo层，设置在所述QW层下方；InAlAs底部间隔部，设置在所述QW层与所述halo层之间且与它们中的每个相邻；InAlAs间隔部，设置在所述QW层上方且在其上；Si层，设置在所述InAlAs间隔部上方且在其上；InAlAs顶部势垒，设置在所述Si层上方且在其上；InP蚀刻终止层，设置在所述InAlAs顶部势垒上方且在其上；InxGa1^xAs (χ = 0. 53到1. 0)接触层，设置在所述InP蚀刻终止层上方且在其上；高k电介质层，设置在突破并穿入所述δ掺杂Si层的凹槽中；栅极接触部，设置在所述高k电介质层上；以及外部存储器，耦合到所述半导体管芯。
13.如权利要求12所述的计算系统，还包括源极接触部，设置在所述凹槽处在所述凹槽一侧上的所述InGaAs接触层上； 漏极接触部，设置在所述凹槽处在所述凹槽一侧上的所述InGaAs接触层上；以及其中所述QW层是逻辑电路的晶体管的一部分。
14.如权利要求12所述的计算系统，还包括源极接触部，设置在所述凹槽处在所述凹槽一侧上的所述InGaAs接触层上； 漏极接触部，设置在所述凹槽处在所述凹槽一侧上的所述InGaAs接触层上；以及其中所述QW层是存储电路的晶体管的一部分。
15.如权利要求12所述的计算系统，其中所述计算系统是蜂窝电话、寻呼机、便携式计算机、台式计算机和双向无线电设备其中之一的一部分。
16.一种形成半导体装置堆叠的过程，包括在半导体衬底上形成缓冲结构，其中所述缓冲结构包括成核层、所述成核层上方的底部缓冲层以及渐变缓冲层；在所述缓冲结构上方形成底部势垒结构，其中所述底部势垒结构包括底部势垒层和所述底部势垒层上方的调制掺杂铍halo层；在所述底部势垒结构上方形成量子阱结构，其中所述量子阱结构包括底部间隔层、QW 层和顶部间隔层；以及在所述量子阱结构上方形成顶部势垒结构，其中所述顶部势垒结构包括掺杂层和所述掺杂层上方的顶部势垒层。
17.如权利要求16所述的过程，还包括在所述顶部势垒结构上方形成蚀刻终止层，其中所述蚀刻终止层是InP材料； 在所述蚀刻终止层上方形成接触层；以及在终止在设置在所述顶部间隔部上的栅极电介质上的凹槽中形成所述装置堆叠中的栅极接触结构。
18.如权利要求16所述的过程，其中形成所述调制掺杂halo层引起半导体性质与所述顶部势垒结构中的所述掺杂层中的半导体性质相同。
全文摘要
在半导体装置中提供量子阱(QW)层。QW层被提供有在QW层下方的势垒结构中的铍掺杂halo层。半导体装置包含分别在QW层下方和上方的InGaAs底部势垒层和InGaAs顶部势垒层。半导体装置还包含位于栅极凹槽中InP间隔部第一层上的高k栅极电介质层。形成QW层的过程包含使用偏离切割的半导体衬底。
文档编号H01L21/336GK102326237SQ201080008963
公开日2012年1月18日 申请日期2010年1月26日 优先权日2009年2月20日
发明者G·达维, M·拉多萨夫杰维克, M·赫戴特, R·皮利亚里塞蒂, T·拉克施特, 本杰明·丘康 申请人:英特尔公司