半导体封装件及其制法
【专利摘要】一种半导体封装件及其制法，该半导体封装件包括：第一封装胶体，其具有相对的第一表面与第二表面；多个导电体，其形成于该第一封装胶体内，并具有分别外露于该第一表面与该第二表面的第一连接部及第二连接部；多个连接垫，其形成于该第一封装胶体内，并外露于该第一封装胶体的第二表面；芯片，其嵌埋于该第一封装胶体内，并设置于该连接垫上；以及第一线路层，其形成于该第一封装胶体的第一表面上，并电性连接该导电体的第一连接部。由此，本发明能降低该半导体封装件的厚度，以缩小该半导体封装件的尺寸。
【专利说明】 半导体封装件及其制法
【技术领域】
[0001]本发明涉及一种半导体封装件及其制法，特别是指一种嵌埋芯片于封装胶体内的半导体封装件及其制法。
【背景技术】
[0002]随着半导体技术的日新月异、以及电子产品朝向薄型化的趋势，半导体封装件的尺寸或体积也随之不断缩小，藉以使该半导体封装件达到轻薄短小的目的。
[0003]图1A为绘示现有技术的第201208021号中国台湾专利中半导体封装件I的剖视示意图。如图所示，半导体封装件I包括:硬质板10、多个第一焊球11、芯片12、包覆层13、介电层14、第三线路层153、第一拒焊层161、第二拒焊层162以及多个第二焊球171。
[0004]该硬质板10具有相对的第一表面1a与第二表面1b,该第一表面1a与第二表面1b上分别形成有第一线路层151及第二线路层152。该第一线路层151电性连接该第二线路层152，并具有多个连接垫154，该第一焊球11设置于该连接垫154上。
[0005]该芯片12设置于该硬质板10的第一表面1a上，并具有作用面121与非作用面
122。该作用面121上设有多个电极垫123，并以该非作用面122接置于该硬质板10的第一表面1a上。
[0006]该包覆层13形成于该硬质板10的第一表面1a上,用于包覆该第一焊球11及该芯片12，并外露出该第一焊球11及芯片12的作用面121。该介电层14形成于该包覆层13上，并具有多个开孔以外露出该第一焊球11及该芯片12的作用面121上的电极垫123。
[0007]该第三线路层153形成于该介电层14上以电性连接该第一焊球11及该电极垫
123。该第一拒焊层161形成于该介电层14及第三线路层153上，并外露部分该第三线路层153。该第二拒焊层162形成于该硬质板10的第二表面1b及第二线路层152上，并外露出部分该第二线路层152。
[0008]图1B为依据图1A绘示现有技术的第201208021号中国台湾专利中另一半导体封装件I’的剖视示意图。如图所示，半导体封装件I’除包括图1A的半导体封装件I外，还包括半导体装置18以及多个第三焊球172。该半导体装置18可为半导体封装结构，其通过该第二焊球171接置于该第一拒焊层161所外露的第三线路层153，该第三焊球172接置于该第二拒焊层162所外露的第二线路层152上。
[0009]上述半导体封装件的缺点，在于将包覆于包覆层内的芯片设置于硬质板上，使得该半导体封装件的整体厚度较厚，导致该半导体封装件的尺寸或体积较大、材料成本也较闻。
[0010]因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
【发明内容】
[0011]鉴于上述现有技术的种种缺失，本发明的主要目的在于提供一种半导体封装件及其制法，以降低半导体封装件的厚度，并缩小该半导体封装件的尺寸。
[0012]本发明的半导体封装件，其包括:第一封装胶体，其具有相对的第一表面与第二表面；多个导电体，其形成于该第一封装胶体内，并具有分别外露于该第一表面与该第二表面的第一连接部及第二连接部；多个连接垫，其形成于该第一封装胶体内，并外露于该第一封装胶体的第二表面；芯片，其嵌埋于该第一封装胶体内，并设置于该连接垫上；以及第一线路层，其形成于该第一封装胶体的第一表面上，并电性连接该导电体的第一连接部。
[0013]该半导体封装件可包括:表面处理层，其形成于该第一线路层上。
[0014]该半导体封装件可包括:第一拒焊层，其形成于该第一线路层上，并外露出部分该第一线路层；电子组件与多个导电组件，该电子组件设置于该第一拒焊层上，并通过该导电组件电性连接该第一线路层；以及第二封装胶体，其形成于该第一封装胶体上方，并包覆该第一线路层、第一拒焊层、电子组件及导电组件。
[0015]该半导体封装件可包括:第二线路层，其形成于该第一封装胶体的第二表面上，并电性连接该导电体的第二连接部与该连接垫；第二拒焊层，其形成于该第二线路层上，并外露出部分该第二线路层；电子组件与多个导电组件，该电子组件设置于该第二拒焊层上，并通过该导电组件电性连接该第二线路层；以及第二封装胶体，其形成于该第一封装胶体上方，并包覆该第二线路层、第二拒焊层、电子组件及导电组件。
[0016]本发明还提供一种半导体封装件的制法，其包括:提供具有金属层的承载件；形成多个连接垫及多个高于该连接垫的导电体于该金属层上；设置芯片于该连接垫上；形成第一封装胶体于该金属层上，以包覆该连接垫、导电体及芯片，并外露出该导电体的连接部；以及形成第一线路层于该第一封装胶体上以电性连接该导电体的连接部。
[0017]形成该连接垫的步骤可包括:形成具有多个第一穿孔的第一阻层于该金属层上，该第一穿孔外露出部分该金属层；形成该连接垫于该第一穿孔内以连接该金属层；以及移除该第一阻层。
[0018]形成该导电体的步骤可包括:形成具有多个第二穿孔的第二阻层于该金属层上，该第二穿孔高于该连接垫并外露出部分该金属层；形成该导电体于该第二穿孔内以连接该金属层；以及移除该第二阻层。
[0019]该半导体封装件的制法可包括:形成表面处理层于该第一线路层上。
[0020]该半导体封装件的制法可包括:形成第一拒焊层于该第一线路层上并外露出部分该第一线路层；设置电子组件于该第一拒焊层上，并通过多个导电组件电性连接该第一线路层；以及形成第二封装胶体于该第一封装胶体上方，以包覆该第一线路层、第一拒焊层、电子组件及导电组件。
[0021]该半导体封装件的制法可包括:移除该承载件；图案化该金属层以形成第二线路层；形成第二拒焊层于该第二线路层上并外露出部分该第二线路层；设置电子组件于该第二拒焊层上，并通过多个导电组件电性连接该第二线路层；以及形成第二封装胶体于该第一封装胶体上方，以包覆该第二线路层、第二拒焊层、电子组件及导电组件。
[0022]上述的电子组件可为半导体芯片或半导体封装结构。
[0023]由上可知，本发明的半导体封装件及其制法，主要将导电体及连接垫分别形成于封装胶体内，并将芯片嵌埋于该封装胶体内以设置于该连接垫上，且将该导电体的连接部外露于该封装胶体的表面，再将线路层形成于该封装胶体的表面上以电性连接该导电体的连接部。由此，本发明能降低该半导体封装件的厚度，以缩小该半导体封装件的尺寸或体积，进而减少该半导体封装件的材料成本。
【专利附图】
【附图说明】
[0024]图1A为绘示现有技术的第201208021号中国台湾专利中半导体封装件的剖视示意图；
[0025]图1B为依据图1A绘示现有技术的第201208021号中国台湾专利中另一半导体封装件的剖视示意图；
[0026]图2A至图20为绘示本发明的半导体封装件及其制法的第一实施例的剖视示意图，其中，图2K’为图2K的另一实施例；
[0027]图3为依据图20绘示本发明的半导体封装件的第二实施例的剖视示意图；
[0028]图4为依据图20绘示本发明的半导体封装件的第三实施例的剖视示意图；
[0029]图5为依据图20绘示本发明的半导体封装件的第四实施例的剖视示意图；以及
[0030]图6为依据图20绘示本发明的半导体封装件的第五实施例的剖视示意图。
[0031]符号说明
[0032]1、I’半导体封装件
[0033]10硬质板
[0034]1a第一表面
[0035]1b第二表面
[0036]11第一焊球
[0037]12芯片
[0038]121作用面
[0039]122非作用面
[0040]123电极垫
[0041]13包覆层
[0042]14介电层
[0043]151第一线路层
[0044]152第二线路层
[0045]153第三线路层
[0046]154连接垫
[0047]161第一拒焊层
[0048]162第二拒焊层
[0049]171第二焊球
[0050]172第三焊球
[0051]18半导体装置
[0052]2、3、4、5、6半导体封装件
[0053]20承载件
[0054]201金属层
[0055]21第一阻层
[0056]211第一穿孔
[0057]212连接垫
[0058]22第二阻层
[0059]221第二穿孔
[0060]222导电体
[0061]223第一连接部
[0062]224第二连接部
[0063]23芯片
[0064]24第一封装胶体
[0065]241第一表面
[0066]242第二表面
[0067]25第一线路层
[0068]251第一开口
[0069]26表面处理层
[0070]27第一拒焊层
[0071]271第二开口
[0072]28第二线路层
[0073]281第三开口
[0074]29第二拒焊层
[0075]291第四开口
[0076]30,301电子组件
[0077]31、311焊线
[0078]32第二封装胶体
[0079]33焊球
[0080]34导电组件。
【具体实施方式】
[0081]以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
[0082]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
[0083]同时，本说明书中所引用的如“上”、“一”、“第一”、“第二”、“表面”及“连接部”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0084]图2A至图20为绘示本发明的半导体封装件及其制法的第一实施例的剖视示意图，其中，图2K’为图2K的另一实施例。
[0085]如图2A所示，提供具有金属层201的承载件20。
[0086]如图2B所示，形成具有多个第一穿孔211的第一阻层21于该金属层201上，该第一穿孔211外露出部分该金属层201。
[0087]如图2C所示，形成该连接垫212于该第一穿孔211内以连接该金属层201。
[0088]如图2D所示，移除该第一阻层21，以外露出该连接垫212。
[0089]如图2E所示，形成具有多个第二穿孔221的第二阻层22于该金属层201上，该第二穿孔221的高度高于该连接垫212的高度并外露出部分该金属层201。
[0090]如图2F所示，形成具有第一连接部223与第二连接部224的导电体222于该第二穿孔221内以连接该金属层201。该导电体222可为金属柱、凸块、焊球或针脚(pin)等。
[0091]如图2G所示，移除该第二阻层22，以外露出该连接垫212及该导电体222。
[0092]如图2H所示，设置芯片23于该连接垫212上。
[0093]如图21所示，形成第一封装胶体24于该金属层201上，以包覆该连接垫212、导电体222及芯片23。
[0094]如图2J所示，薄化该第一封装胶体24的厚度，以外露出该导电体222的第一连接部223。该第一封装胶体24具有分别外露出该第一连接部223及该第二连接部224的相对的第一表面241与第二表面242。
[0095]如图2K所示,通过无电电镀(electroless plating)等方式,形成第一线路层25于该第一封装胶体24上，以电性连接该导电体222的第一连接部223。该第一线路层25具有多个第一开口 251以外露出部分该第一封装胶体24。
[0096]此外,如图2K’所不的另一实施例中，也可形成表面处理层26于图2K的第一线路层25上并外露出该第一开口 251。该表面处理层26可由镍、钯、金(Ni/Pd/Au)所组成群组的合金或多层金属其中一者所形成。
[0097]如图2L所示，形成具有多个第二开口 271的第一拒焊层27 (或绝缘层)于图2K的第一线路层25及第一开口 251上，该第二开口 271外露出部分该第一线路层25。但在其它实施例中，也可先形成该第一拒焊层27于图2K’的表面处理层26上，使该第二开口 271外露出部分该表面处理层26 (图中未绘示)。
[0098]如图2M所示，移除该承载件20，以外露出该金属层201。
[0099]如图2N所示，图案化该金属层201以形成具有多个第三开口 281的第二线路层28，该第三开口 281外露出部分该第一封装胶体24的第二表面242。
[0100]如图20所示，形成具有多个第四开口 291的第二拒焊层29 (或绝缘层)于该第二线路层28及该第三开口 281上，该第四开口 291外露出部分该第二线路层28。
[0101]本发明另提供一种半导体封装件2，如图20所示。该半导体封装件2包括第一封装胶体24、多个导电体222、多个连接垫212、芯片23以及第一线路层25。
[0102]该第一封装胶体24具有相对的第一表面241与第二表面242。该导电体222形成于该第一封装胶体24内，并具有分别外露于该第一表面241与该第二表面242的第一连接部223及第二连接部224。该连接垫212形成于该第一封装胶体24内，并外露于该第一封装胶体24的第二表面242。该芯片23嵌埋于该第一封装胶体24内，并设置于该连接垫212 上。
[0103]该第一线路层25形成于该第一封装胶体24的第一表面241上，并电性连接该导电体222的第一连接部223，且该第一线路层25具有多个第一开口 251以外露出部分该第一封装胶体24的第一表面241。
[0104]该半导体封装件2可包括具有多个第二开口 271的第一拒焊层27，形成于该第一线路层25及该第一开口 251上，该第二开口 271外露出部分该第一线路层25。
[0105]该半导体封装件2可包括具有多个第三开口 281的第二线路层28，形成于该第一封装胶体24的第二表面242上，并电性连接该导电体222的第二连接部224与该连接垫212，该第三开口 281外露出部分该第一封装胶体24的第二表面242。
[0106]该半导体封装件2可包括具有多个第四开口 291的第二拒焊层29，其形成于该第二线路层28及该第三开口 281上，该第四开口 291外露出部分该第二线路层28。
[0107]此外，如图2K’所示，该半导体封装件2也可包括表面处理层26，其形成于该第一线路层25上,并外露出该第一线路层25的第一开口 251,而图2L的第一拒焊层27也可先形成于该表面处理层26上，使该第二开口 271外露出部分该表面处理层26 (图中未绘示)。
[0108]图3为依据图20绘示本发明的半导体封装件的第二实施例的剖视示意图。如图所示，半导体封装件3除包括图20的半导体封装件2外，还包括电子组件30、电子组件301、多个焊线31、多个焊线311、第二封装胶体32以及多个焊球33。
[0109]该电子组件30与该电子组件301均可为芯片，并依序设置于该第二拒焊层29上。该电子组件30通过该焊线31电性连接该第四开口 291所外露的第二线路层28，该电子组件301通过该焊线311电性连接该电子组件30。
[0110]该第二封装胶体32形成于该第一封装胶体24上方，并包覆该第二线路层28、第二拒焊层29、电子组件30、电子组件301、焊线31及焊线311。该焊球33接置于该第二开口271所外露的第一线路层25上。
[0111]上述半导体封装件3的制法，除包括图2A至图20的制法外，还包括依序设置该电子组件30与该电子组件301于该第二拒焊层29上，并通过该焊线31电性连接该电子组件30与该第四开口 291所外露的第二线路层28，且通过该焊线311电性连接该电子组件301与该电子组件30，再形成该第二封装胶体32于该第一封装胶体24上方，以包覆该第二线路层28、第二拒焊层29、电子组件30及电子组件301，另接置该焊球33于该第二开口 271所外露的第一线路层25上。
[0112]图4为依据图20绘示本发明的半导体封装件的第三实施例的剖视示意图。如图所示，半导体封装件4除包括图20的半导体封装件2外，还包括电子组件30、多个焊球33以及多个导电组件34。
[0113]该电子组件30可为半导体芯片或半导体封装结构，其设置于该第二拒焊层29上，并通过该导电组件34电性连接该第四开口 291所外露的第二线路层28。该焊球33接置于该第二开口 271所外露的第一线路层25上。该导电组件34可为焊球或凸块等。
[0114]上述半导体封装件4的制法，除包括图2A至图20的制法外，还包括设置该电子组件30于该第二拒焊层29上，并通过该导电组件34电性连接该电子组件30与该第四开口291所外露的第二线路层28，另接置该焊球33于该第二开口 271所外露的第一线路层25上。
[0115]图5为依据图20绘示本发明的半导体封装件的第四实施例的剖视示意图。如图所示，半导体封装件5除包括图20的半导体封装件2外，还包括电子组件30、多个导电组件34、第二封装胶体32以及多个焊球33。
[0116]该电子组件30可为半导体芯片或半导体封装结构，其设置于该第二拒焊层29上，并通过该导电组件34电性连接该第四开口 291所外露的第二线路层28。该导电组件34可为焊球或凸块等。该第二封装胶体32形成于该第一封装胶体24上方，并包覆该第二线路层28、第二拒焊层29、电子组件30及导电组件34。该焊球33接置于该第二开口 271所外露的第一线路层25上。
[0117]上述半导体封装件5的制法，除包括图2A至图20的制法外，还包括设置该电子组件30于该第二拒焊层29上，并通过该导电组件34电性连接该电子组件30与该第四开口291所外露的第二线路层28，再形成该第二封装胶体32于该第一封装胶体24上方，以包覆该第二线路层28、第二拒焊层29及电子组件30，另接置该焊球33于该第二开口 271所外露的第一线路层25上。
[0118]图6为依据图20绘示本发明的半导体封装件的第五实施例的剖视示意图。如图所示，半导体封装件6除包括图20的半导体封装件2并将其上下倒置外，还包括电子组件30、多个导电组件34、第二封装胶体32以及多个焊球33。
[0119]该电子组件30可为半导体芯片或半导体封装结构，其设置于该第一拒焊层27上，并通过该导电组件34电性连接该第二开口 271所外露的第一线路层25。该导电组件34可为焊球或凸块等。该第二封装胶体32形成于该第一封装胶体24上方，并包覆该第一线路层25、第一拒焊层27、电子组件30及导电组件34。该焊球33接置于该第四开口 291所外露的第二线路层28上。
[0120]上述半导体封装件6的制法，除包括图2A至图20的制法并将半导体封装件2上下倒置外，还包括设置该电子组件30于该第一拒焊层27上，并通过该导电组件34电性连接该电子组件30与该第二开口 271所外露的第一线路层25，再形成该第二封装胶体32于该第一封装胶体24上方，以包覆该第一线路层25、第一拒焊层27、电子组件30及导电组件34，另接置该焊球33于该第四开口 291所外露的第二线路层28上。
[0121]由上可知，本发明的半导体封装件及其制法，主要将导电体及连接垫分别形成于封装胶体内，并将芯片嵌埋于该封装胶体内以设置于该连接垫上，且将该导电体的连接部外露于该封装胶体的表面，再将线路层形成于该封装胶体的表面上以电性连接该导电体的连接部。由此，本发明可省略现有技术的硬质板，所以能降低该半导体封装件的厚度，以缩小该半导体封装件的尺寸或体积，进而减少该半导体封装件的材料成本。
[0122]上述实施例仅用于例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
【权利要求】
1.一种半导体封装件，其包括: 第一封装胶体，其具有相对的第一表面与第二表面； 多个导电体，其形成于该第一封装胶体内，并具有分别外露于该第一表面与该第二表面的第一连接部及第二连接部； 多个连接垫，其形成于该第一封装胶体内，并外露于该第一封装胶体的第二表面； 芯片，其嵌埋于该第一封装胶体内，并设置于该连接垫上；以及 第一线路层，其形成于该第一封装胶体的第一表面上，并电性连接该导电体的第一连接部。
2.根据权利要求1所述的半导体封装件，其特征在于，该半导体封装件还包括表面处理层，其形成于该第一线路层上。
3.根据权利要求1所述的半导体封装件，其特征在于，该半导体封装件还包括第一拒焊层，其形成于该第一线路层上，并外露出部分该第一线路层。
4.根据权利要求3所述的半导体封装件，其特征在于，该半导体封装件还包括电子组件与多个导电组件，该电子组件设置于该第一拒焊层上，并通过该导电组件电性连接该第一线路层。
5.根据权利要求4所述的半导体封装件，其特征在于，该半导体封装件还包括第二封装胶体，其形成于该第一封装胶体上方，并包覆该第一线路层、第一拒焊层、电子组件及导电组件。
6.根据权利要求1所述的半导体封装件，其特征在于，该半导体封装件还包括第二线路层，其形成于该第一封装胶体的第二表面上，并电性连接该导电体的第二连接部与该连接垫。
7.根据权利要求6所述的半导体封装件，其特征在于，该半导体封装件还包括第二拒焊层，其形成于该第二线路层上，并外露出部分该第二线路层。
8.根据权利要求7所述的半导体封装件，其特征在于，该半导体封装件还包括电子组件与多个导电组件，该电子组件设置于该第二拒焊层上，并通过该导电组件电性连接该第二线路层。
9.根据权利要求8所述的半导体封装件，其特征在于，该半导体封装件还包括第二封装胶体，其形成于该第一封装胶体上方，并包覆该第二线路层、第二拒焊层、电子组件及导电组件。
10.根据权利要求4或8所述的半导体封装件，其特征在于，该电子组件为半导体芯片或半导体封装结构。
11.一种半导体封装件的制法，其包括: 提供具有金属层的承载件； 形成多个连接垫及多个高于该连接垫的导电体于该金属层上； 设置芯片于该连接垫上； 形成第一封装胶体于该金属层上，以包覆该连接垫、导电体及芯片，并外露出该导电体的连接部；以及 形成第一线路层于该第一封装胶体上以电性连接该导电体的连接部。
12.根据权利要求11所述的半导体封装件的制法，其特征在于，形成该连接垫的步骤包括: 形成具有多个第一穿孔的第一阻层于该金属层上，该第一穿孔外露出部分该金属层； 形成该连接垫于该第一穿孔内以连接该金属层；以及 移除该第一阻层。
13.根据权利要求11所述的半导体封装件的制法，其特征在于，形成该导电体的步骤包括: 形成具有多个第二穿孔的第二阻层于该金属层上，该第二穿孔高于该连接垫并外露出部分该金属层； 形成该导电体于该第二穿孔内以连接该金属层；以及 移除该第二阻层。
14.根据权利要求11所述的半导体封装件的制法，其特征在于，该制法还包括形成表面处理层于该第一线路层上。
15.根据权利要求11所述的半导体封装件的制法，其特征在于，该制法还包括形成第一拒焊层于该第一线路层上并外露出部分该第一线路层。
16.根据权利要求15所述的半导体封装件的制法，其特征在于，该制法还包括设置电子组件于该第一拒焊层上，并通过多个导电组件电性连接该第一线路层。
17.根据权利要求16所述的半导体封装件的制法，其特征在于，该制法还包括形成第二封装胶体于该第一封装胶体上方，以包覆该第一线路层、第一拒焊层、电子组件及导电组件。
18.根据权利要求11所述的半导体封装件的制法，其特征在于，该制法还包括: 移除该承载件；以及 图案化该金属层以形成第二线路层。
19.根据权利要求18所述的半导体封装件的制法，其特征在于，该制法还包括形成第二拒焊层于该第二线路层上并外露出部分该第二线路层。
20.根据权利要求19所述的半导体封装件的制法，其特征在于，该制法还包括设置电子组件于该第二拒焊层上，并通过多个导电组件电性连接该第二线路层。
21.根据权利要求20所述的半导体封装件的制法，其特征在于，该制法还包括形成第二封装胶体于该第一封装胶体上方，以包覆该第二线路层、第二拒焊层、电子组件及导电组件。
22.根据权利要求16或20所述的半导体封装件的制法，其特征在于，该电子组件为半导体芯片或半导体封装结构。
【文档编号】H01L23/498GK104134641SQ201310174210
【公开日】2014年11月5日 申请日期:2013年5月13日 优先权日:2013年5月3日
【发明者】张翊峰, 王隆源, 蔡芳霖, 刘正仁, 陈宏棋 申请人:矽品精密工业股份有限公司