晶片封装结构及其制作方法
【专利摘要】一种晶片封装结构及其制作方法，该晶片封装结构包含晶片、间隔单元、板体、多个第一导体、封装胶、多个第一导电层、绝缘层与多个第一电极。间隔单元设置于晶片的表面上，且位于焊垫之间。板体位于间隔单元上，使一空间形成于板体、间隔单元与晶片之间。第一导体分别电性接触晶片上的焊垫。封装胶覆盖于晶片的表面上，且板体与第一导体包覆于封装胶中。第一导电层位于封装胶相对晶片的表面上，且分别电性接触第一导体。绝缘层位于封装胶与第一导电层上。第一电极分别电性接触第一导电层，且凸出于绝缘层。本发明的晶片封装结构的尺寸得以缩小。此外，本发明的晶片封装结构能防止电磁干扰，且在制作时，能直接以晶圆级尺寸出货。
【专利说明】晶片封装结构及其制作方法
【技术领域】
[0001]本发明是有关一种晶片封装结构及其制作方法。
【背景技术】
[0002]已知应用于微机电(MEMS)的晶片封装结构一般以四方平面无引脚封装(QuadFlat No Leads ；QFN)的技术来制作。晶片具有焊垫，可通过打线的方式与外部电路接点电性连接，接着再以封装胶将覆盖打完线的晶片与外部电路接点。
[0003]然而，此种晶片封装结构会受限于打线的拉线范围而难以降低其厚度与宽度，使得晶片封装结构的尺寸难以缩小。此外，已知晶片封装结构无法以晶圆级(wafer level)直接封装出货，亦无法在切割(dicing)后不经其他制程而成为晶片尺寸封装元件(ChipScale Package)出货。
[0004]再者，已知晶片封装结构并无防电磁干扰(Electromagnetic Disturbance ；EMI)的元件，因此容易受其他电子元件的干扰。
【发明内容】
[0005]本发明的一技术态样为一种晶片封装结构。
[0006]根据本发明一实施方式，一种晶片封装结构包含晶片、间隔单元、板体、多个第一导体、封装胶、多个第一导电层、绝缘层与多个第一电极。晶片其一表面具有多个焊垫。间隔单元设置于晶片的表面上，且位于焊垫之间。间隔单元围绕晶片的有源区。板体位于间隔单元上，使一空间形成于板体、间隔单元与晶片之间。第一导体分别电性接触焊垫。封装胶覆盖于晶片的表面上，且板体与第一导体包覆于封装胶中。第一导电层位于封装胶相对晶片的表面上，且分别电性接触第一导体。绝缘层位于封装胶与第一导电层上。第一电极分别电性接触第一导电层，且凸出于绝缘层。
[0007]在本发明一实施方式中，上述每一第一导电层具有延伸部。延伸部位于封装胶中，且分别电性接触第一导体。
[0008]在本发明一实施方式中，上述板体为玻璃板或另一晶片。
[0009]在本发明一实施方式中，上述第一导体的材质包含铜或金。
[0010]在本发明一实施方式中，上述第一导电层的材质包含铝或铜。
[0011]在本发明一实施方式中，上述第一电极为锡球。
[0012]在本发明一实施方式中，上述封装胶的材质包含环氧化物。
[0013]在本发明一实施方式中，上述晶片封装结构还包含屏蔽层、第二导体、第二导电层与第二电极。屏蔽层位于板体相对晶片的表面上。第二导体电性接触屏蔽层，且与屏蔽层包覆于封装胶中。第二导电层位于封装胶相对晶片的表面上，且电性接触第二导体。第二电极电性接触第二导电层，且凸出于绝缘层。
[0014]在本发明一实施方式中，上述屏蔽层的材质包含铝或铜。
[0015]在本发明一实施方式中，上述第二导体的材质包含铜或金。[0016]在本发明一实施方式中，上述第二导电层的材质包含铝或铜。
[0017]在本发明一实施方式中，上述第二电极为锡球。
[0018]本发明的一技术态样为一种晶片封装结构的制作方法。
[0019]根据本发明一实施方式，一种晶片封装结构的制作方法包含下列步骤:提供晶圆与板体，其中板体通过多个间隔单元设置于晶圆的表面上。于晶圆的多个焊垫上分别固定多个第一导体。于晶圆的表面上形成封装胶覆盖，使板体与第一导体包覆于封装胶中。研磨封装胶相对晶圆的表面。于封装胶上形成多个开口，使第一导体露出。于研磨后的封装胶的表面上形成多个第一导电层，使第一导电层分别电性接触第一导体。于封装胶与第一导电层上形成绝缘层。于绝缘层中固定多个第一电极，使第一电极分别电性接触第一导电层且凸出于绝缘层。
[0020]在本发明一实施方式中，上述晶片封装结构的制作方法还包含于板体相对晶圆的表面上形成屏蔽层。
[0021]在本发明一实施方式中，上述晶片封装结构的制作方法还包含于屏蔽层上固定第二导体，使第二导体电性接触屏蔽层。
[0022]在本发明一实施方式中，上述晶片封装结构的制作方法还包含于研磨后的封装胶的表面上形成第二导电层，使第二导电层电性接触第二导体。
[0023]在本发明一实施方式中，上述晶片封装结构的制作方法还包含于绝缘层中固定第二电极，使第二电极电性接触第二导电层且凸出于绝缘层。
[0024]在本发明一实施方式中，上述晶片封装结构的制作方法还包含切割晶圆，使晶圆形成多个晶片。
[0025]在本发明上述实施方式中，由于第一导体电性接触焊垫，第一导电层电性接触第一导体，且第一电极电性接触第一导电层，因此第一电极能与晶片电性连接。此晶片封装结构的封装胶不会受限于已知打线的拉线范围，因此封装胶的厚度与宽度可以降低，使晶片封装结构的尺寸得以缩小。此外，封装胶覆盖于晶片上，且绝缘层位于封装胶与第一导电层上，因此晶片、第一导体与第一导电层均被保护，仅第一电极凸出于绝缘层。如此一来，晶片封装结构在制作时，能不需经切割制程而直接以晶圆级尺寸出货，或在切割后直接以晶片尺寸封装元件出货。
[0026]另外，晶片封装结构还可具有屏蔽层、第二导体、第二导电层与第二电极。由于第二导体电性接触屏蔽层，第二导电层电性接触第二导体，且第二电极电性接触第二导电层，因此第二电极能与屏蔽层电性连接。如此一来，晶片封装结构具有接地的效果，能防止电磁干扰。
【专利附图】
【附图说明】
[0027]图1绘示根据本发明一实施方式的晶片封装结构的剖面图。
[0028]图2绘示根据本发明一实施方式的晶片封装结构的制作方法的流程图。
[0029]图3绘示图1的板体设置于晶圆时的剖面图。
[0030]图4绘示图3的焊垫设置第一导体时的剖面图。
[0031]图5绘示图4的晶圆被封装胶覆盖时的剖面图。
[0032]图6绘示图5的封装胶研磨后的剖面图。[0033]图7绘示图6的第一导体电性接触第一导电层时的剖面图。
[0034]图8绘示根据本发明一实施方式的晶片封装结构的剖面图。
[0035]图9绘示图8的板体设置于晶圆时的剖面图。
[0036]图10绘示图9的焊垫设置第一导体时且屏蔽层设置第二导体时的剖面图。
[0037]图11绘示图10的晶圆被封装胶覆盖时的剖面图。
[0038]图12绘示图11的封装胶研磨后的剖面图。
[0039]图13绘示图12的第一导体电性接触第一导电层时且第二导体电性接触第二导电层时的剖面图。
[0040]附图中符号的简单说明如下:
[0041]100a:晶片封装结构100b:晶片封装结构
[0042]110:晶圆IlOa:晶片
[0043]112:表面114:焊垫
[0044]116:有源区120:间隔单元
[0045]122:空间130:板体
[0046]132:表面140:第一导体
[0047]142:开口150:封装胶
[0048]152:表面160:第一导电层
[0049]162:延伸部170:绝缘层
[0050]180:第一电极192:屏蔽层
[0051]194:第二导体196:第二导电层
[0052]198:第二电极D:方向
[0053]S1:步骤S2:步骤
[0054]S3:步骤S4:步骤
[0055]S5:步骤S6:步骤
[0056]S7:步骤S8:步骤。
【具体实施方式】
[0057]以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些已知惯用的结构与元件在图式中将以简单示意的方式绘示。
[0058] 图1绘示根据本发明一实施方式的晶片封装结构IOOa的剖面图。晶片封装结构IOOa包含晶片110a、间隔单元120、板体130、多个第一导体140、封装胶150、多个第一导电层160、绝缘层170与多个第一电极180。其中，晶片IlOa的表面112具有多个焊垫114。间隔单元120设置于晶片IlOa的表面112上，且位于焊垫114之间。间隔单元120围绕晶片IlOa的有源区116。其中有源区116可以为影像感测元件、微机电(MEMS)系统元件、运算处理元件等，但并不以限制本发明。板体130位于间隔单元120上，使一空间122形成于板体130、间隔单元120与晶片IlOa之间。其中板体130可以为另一影像感测元件、微机电(MEMS)系统元件、运算处理元件等，但并不以限制本发明。[0059]第一导体140分别电性接触焊垫114。封装胶150覆盖于晶片IlOa的表面112上，且板体130与第一导体140包覆于封装胶150中。此外,第一导电层160位于封装胶150相对晶片IlOa的表面152上，且具有延伸部162。其中，延伸部162位于封装胶150中，可用来电性接触第一导体140。绝缘层170位于封装胶150与第一导电层160上。第一电极180分别电性接触第一导电层160，且凸出于绝缘层170。
[0060]在本实施方式中，晶片IlOa可以为晶圆(wafer)经切割(dicing)制程后所形成多个晶片中的一片。晶片封装结构IOOa可应用于微机电(MEMS)的电子装置中，但不以限制本发明。板体130可以为玻璃板或另一晶片，依照设计者需求而定。第一导体140的材质可以包含铜、金或其他可导电的材料。第一导电层160的材质包含铝、铜或其他可导电的材料。第一电极180可以为锡球或其他可导电的材料。封装胶150的材质可以包含环氧化物(epoxycompound),绝缘层170可以为光阻,但并不以限制本发明。
[0061]具体而言，由于第一导体140电性接触焊垫114，第一导电层160电性接触第一导体140,且第一电极180电性接触第一导电层160,因此第一电极180能与晶片IlOa电性连接。此晶片封装结构IOOa的封装胶150不会受限于已知打线的拉线范围，因此封装胶150的厚度与宽度可以降低，使晶片封装结构IOOa的尺寸得以缩小。此外，封装胶150覆盖于晶片IlOa上，且绝缘层170位于封装胶150与第一导电层160上，因此晶片110a、第一导体140与第一导电层160均被保护，仅第一电极180凸出于绝缘层170。如此一来，晶片封装结构IOOa在制作时,能不需经切割制程而直接以晶圆级尺寸(wafer level)出货，或在切割后以晶片尺寸封装元件出货。其中，晶圆级尺寸意指多个彼此相连接的晶片封装结构IOOa (也就是晶圆尚未被切割成多个晶片IlOa的状态)。晶片尺寸意指单一个晶片封装结构 IOOa0
[0062]图2绘示根据本发明一实施方式的晶片封装结构的制作方法的流程图。首先在步骤Si中，提供晶圆与板体，其中板体通过多个间隔单元设置于晶圆的表面上。接着在步骤S2中，于晶圆的多个焊垫上分别固定多个第一导体。之后在步骤S3中，于晶圆的表面上形成封装胶覆盖，使板体与第一导体包覆于封装胶中。接着在步骤S4中，研磨封装胶相对晶圆的表面。之后在步骤S5中，于封装胶上形成多个开口，使第一导体露出。接着在步骤S6中，于研磨后的封装胶的表面上形成多个第一导电层，使第一导电层分别电性接触第一导体。之后在步骤S7中，形成绝缘层于封装胶与第一导电层上。最后在步骤S8中，于绝缘层中固定多个第一电极，使第一电极分别电性接触第一导电层且凸出于绝缘层。
[0063]在本实施方式中，晶片封装结构是运用晶圆级封装方法制作的。在以下叙述中，将说明上述各步骤的【具体实施方式】。
[0064]图3绘示图1的板体130设置于晶圆110时的剖面图。为求图式简洁清楚,本文所有图式中的晶圆110仅绘示单一个晶片单元，实际上晶圆110在切割前由多个图1的晶片IlOa组成。板体130可通过多个间隔单元120设置于晶圆110的表面112上，晶圆110的表面112具有焊垫114位于间隔单元120的外侧。其中，间隔单元120的材质可以包含环氧树脂，但并不以此为限。
[0065]图4绘示图3的焊垫114设置第一导体140时的剖面图。同时参阅图3与图4，第一导体140可通过铜胶圆化(Cu pillar)的制程来形成,或通过打金球(gold pump)的方式固定于焊垫114上，依设计者需求而定。[0066]图5绘示图4的晶圆110被封装胶150覆盖时的剖面图。同时参阅图4与图5，待第一导体140固定于焊垫114后，可利用涂布、喷洒或注模(molding)等方式将封装胶150形成于晶圆110的表面112上,使板体130与第一导体140包覆于封装胶150中。之后，以方向D研磨封装胶150相对晶圆110的表面152。
[0067]图6绘示图5的封装胶150研磨后的剖面图。同时参阅图5与图6，当封装胶150研磨后，封装胶150厚度会减薄，使对齐第一导体140的封装胶150形成开口 142。又或者通过雷射钻孔(laser drilling)的方式于封装胶150形成开口 142。如此一来,第一导体140便可通过开口 142露出。
[0068]图7绘示图6的第一导体140电性接触第一导电层160时的剖面图。同时参阅图6与图7,第一导电层160可通过派镀(sputter)的方式形成于封装胶150的表面152上，使第一导电层160的延伸部162可电性接触第一导体140。在本实施方式中，第一导电层160还可搭配光刻制程与蚀刻制程来形成。
[0069]同时参阅图1与图7，当图1的晶片IlOa尚未切割时，多个彼此相连的晶片IlOa可视为图7的晶圆110。待第一导电层160形成于封装胶150上后，绝缘层170可通过阻焊模(solder mask)形成于封装胶150与第一导电层160上。其中阻焊模的开口对齐第一导电层160的位置。最后可利用植球技术或印刷的方式将第一电极180固定于绝缘层170中，使第一电极180电性接触第一导电层160，便能以晶圆级尺寸(即多个彼此相连接的晶片封装结构100a)直接出货。此外，当晶圆110切割后，晶圆110会形成多个晶片110a，便能以晶片尺寸的单一晶片封装结构IOOa出货。
[0070]应了解到，在以上叙述中，已叙述过的元件材料与元件连接关系将不在重复赘述。在以下叙述中，将叙述晶片封装结构IOOa还可包含的其他元件与制作方法。
[0071]图8绘示根据本发明一实施方式的晶片封装结构IOOb的剖面图。晶片封装结构IOOb包含晶片110a、间隔单元120、板体130、多个第一导体140、封装胶150、多个第一导电层160、绝缘层170与多个第一电极180。与图1实施方式不同的地方在于:晶片封装结构IOOb还包含屏蔽层192、第二导体194、第二导电层196与第二电极198。其中，屏蔽层192位于板体130相对晶片IlOa的表面132上。第二导体194电性接触屏蔽层192，且与屏蔽层192包覆于封装胶150中。第二导电层196位于封装胶150相对晶片IlOa的表面152上，且电性接触第二导体194。第二电极198电性接触第二导电层196，且凸出于绝缘层170。
[0072]在本实施方式中，屏蔽层192的材质可以包含铝、铜或其他可导电的材料。第二导体194的材质可以包含铜、金或其他可导电的材料，可与第一导体140的材质相同。第二导电层196的材质可以包含招、铜或其他可导电的材料,可与第一导电层160的材质相同。第二电极198可以为锡球或其他可导电的材料，可与第一电极180的材质相同。
[0073]具体而言，由于晶片封装结构IOOb还可具有屏蔽层192、第二导体194、第二导电层196与第二电极198，且第二导体194电性接触屏蔽层192，第二导电层196电性接触第二导体194，第二电极198电性接触第二导电层196，因此第二电极198能与屏蔽层192电性连接。如此一来，晶片封装结构IOOb具有接地的效果，能防止外部电子元件的电磁干扰(Electromagnetic Disturbance ；EMI)。
[0074]图9绘示图8的板体130设置于晶圆110时的剖面图。与图3实施方式不同的地方在于:屏蔽层192形成于板体130相对晶圆110的表面132上。[0075]图10绘示图9的焊垫114设置第一导体140时且屏蔽层192设置第二导体194时的剖面图。与图4实施方式不同的地方在于:第二导体194可通过铜胶圆化的制程来形成，或通过打金球(gold pump)的方式固定于屏蔽层192上，使第二导体194电性接触屏蔽层 192。
[0076]图11绘示图10的晶圆110被封装胶150覆盖时的剖面图。与图5实施方式不同的地方在于:除了板体130与第一导体140包覆于封装胶150中外，第二导体194也包覆于封装胶150中。
[0077]图12绘示图11的封装胶150研磨后的剖面图。同时参阅图11与图12，当封装胶150以方向D研磨后，封装胶150厚度会减薄，使第二导体194露出封装胶150。接着可在对齐第一导体140的封装胶150上通过雷射钻孔形成开口 142。如此一来，第一导体140便可通过开口 142露出。
[0078]图13绘示图12的第一导体140电性接触第一导电层160时且第二导体194电性接触第二导电层196时的剖面图。与图7实施方式不同的地方在于:第二导电层196可通过溅镀(sputter)的方式形成于研磨后的封装胶150的表面152上，使第二导电层196电性接触第二导体194。在本实施方式中，第二导电层196还可搭配光刻制程与蚀刻制程来形成。
[0079]同时参阅图8与图13，待第一导电层160、第二导电层196形成于封装胶150上后，绝缘层170可通过阻焊模(solder mask)形成于封装胶150、第一导电层160与第二导电层196上。其中阻焊模的开口对齐第一导电层160与第二导电层196的位置。最后可利用植球技术或印刷的方式将第一电极180与第二电极198固定于绝缘层170中，使第一电极180电性接触第一导电层160，第二电极198电性接触第二导电层196。
[0080]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【权利要求】
1.一种晶片封装结构，其特征在于，包含: 一晶片，其一表面具有多个焊垫； 一间隔单元，设置于该晶片的该表面上，且位于所述焊垫之间，其中所述间隔单元围绕该晶片的一有源区； 一板体，位于该间隔单元上，且使一空间形成于该板体、该间隔单元与该晶片之间； 多个第一导体，分别电性接触所述焊垫； 一封装胶，覆盖于该晶片的该表面上，且该板体与所述第一导体包覆于该封装胶中； 多个第一导电层，位于该封装胶相对该晶片的表面上，且分别电性接触所述第一导体； 一绝缘层，位于该封装胶与所述第一导电层上；以及 多个第一电极，分别电性接触所述第一导电层，且凸出于该绝缘层。
2.根据权利要求1所述的晶片封装结构，其特征在于，每一该第一导电层具有一延伸部，所述延伸部位于 该封装胶中，且分别电性接触所述第一导体。
3.根据权利要求1所述的晶片封装结构，其特征在于，该板体为玻璃板或另一晶片。
4.根据权利要求1所述的晶片封装结构，其特征在于，所述第一导体的材质包含铜或金。
5.根据权利要求1所述的晶片封装结构，其特征在于，所述第一导电层的材质包含铝或铜。
6.根据权利要求1所述的晶片封装结构，其特征在于，所述第一电极为锡球。
7.根据权利要求1所述的晶片封装结构，其特征在于，该封装胶的材质包含环氧化物。
8.根据权利要求1所述的晶片封装结构，其特征在于，还包含: 一屏蔽层，位于该板体相对该晶片的表面上； 一第二导体，电性接触该屏蔽层，且与该屏蔽层包覆于该封装胶中； 一第二导电层，位于该封装胶相对该晶片的表面上，且电性接触该第二导体；以及 一第二电极，电性接触该第二导电层，且凸出于该绝缘层。
9.根据权利要求8所述的晶片封装结构，其特征在于，该屏蔽层的材质包含铝或铜。
10.根据权利要求8所述的晶片封装结构，其特征在于，该第二导体的材质包含铜或金。
11.根据权利要求8所述的晶片封装结构，其特征在于，该第二导电层的材质包含铝或铜。
12.根据权利要求8所述的晶片封装结构，其特征在于，该第二电极为锡球。
13.一种晶片封装结构的制作方法，其特征在于，包含下列步骤: (a)提供一晶圆与一板体，其中该板体通过多个间隔单元设置于该晶圆的一表面上； (b)于该晶圆的多个焊垫上分别固定多个第一导体； (c)于该晶圆的该表面上形成一封装胶覆盖，使该板体与所述第一导体包覆于该封装月父中; (d)研磨该封装胶相对该晶圆的表面； (e)于该封装胶上形成多个开口，使所述第一导体露出； (f)于研磨后的该封装胶的该表面上形成多个第一导电层，使所述第一导电层分别电性接触所述第一导体； (g)于该封装胶与所述第一导电层上形成一绝缘层；以及 (h)于该绝缘层中固定多个第一电极，使所述第一电极分别电性接触所述第一导电层且凸出于该绝缘层。
14.根据权利要求13所述的晶片封装结构的制作方法，其特征在于，还包含: 于该板体相对该晶圆的表面上形成一屏蔽层。
15.根据权利要求14所述的晶片封装结构的制作方法，其特征在于，还包含: 于该屏蔽层上固定一第二导体，使该第二导体电性接触该屏蔽层。
16.根据权利要求15所述的晶片封装结构的制作方法，其特征在于，还包含: 于研磨后的该封装胶的该表面上形成一第二导电层，使该第二导电层电性接触该第二导体。
17.根据权利要求16所述的晶片封装结构的制作方法，其特征在于，还包含: 于该绝缘层中固 定一第二电极，使该第二电极电性接触该第二导电层且凸出于该绝缘层。
18.根据权利要求13所述的晶片封装结构的制作方法，其特征在于，还包含: 切割该晶圆，使该晶圆形成多个晶片。
【文档编号】H01L23/488GK103985684SQ201410046344
【公开日】2014年8月13日 申请日期:2014年2月10日 优先权日:2013年2月8日
【发明者】刘建宏, 温英男 申请人:精材科技股份有限公司