沟槽功率器件的制作方法

本实用新型涉及半导体设备领域，特别是涉及一种沟槽功率器件。

背景技术：

功率器件可分为功率IC(集成电路)器件和功率分立器件两类，功率分立器件又包括功率MOSFET(金属-氧化物半导体场效应晶体管)、大功率晶体管和IGBT(绝缘栅双极型晶体管)等器件。早期功率器件均是基于平面工艺生产，但随着半导体技术的发展，小尺寸、大功率、高性能成为了主要的发展趋势。以平面工艺MOSFET器件为例，由于其本身体内JFET(结型场效应晶体管)寄生电阻的限制，单个原胞的面积减小有限，这样就使增加原胞密度变得很困难，很难使平面工艺MOSFET的导通电阻(RDSON)进一步减小。沟槽工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小，在此基础上可增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率器件中。

随着半导体技术的发展，为了实现更低的成本优势以及最小线宽持续变小，现有典型的沟槽功率器件中沟槽和接触孔的线宽变小，Pitch(节距)宽度同时压缩，使得接触孔和栅极沟槽间的间距变窄，此时如果接触孔的线宽做不到足够小，对偏精度就不能满足余量要求，进而出现对偏等工艺问题，将会直接导致器件的结构难以实现，进而导致Vth(阈值电压)、BVds(漏源击穿电压)、Rdson甚至GS短路(栅源短路)等参数异常，形成可靠性风险。

图1所示为现有技术中沟槽功率器件中MOSFET在光刻设备极限能力下容易出现的问题示意图。其中，A区域代表的是接触孔4的正常形貌，此时接触孔4在半导体衬底1表面形成的线宽为d1，接触孔4与其相邻的沟槽5的间距分别为a1和a2。当d1的宽度在光刻设备的能力范围内时，其接触孔4不会出现曝光不足、分辨率不佳等导致的形貌问题。当设备套刻能力较佳的情况下，a1和a2均能满足产品设计的对偏余量范围，︱a1-a2︱越小越好，当a1-a2＝0时，说明对准精度最佳，套刻能力最佳。

B区域代表的是当接触孔4的光刻线宽按设备极限能力设计但仍然不满足预定的线宽设计要求，最终使接触孔4和沟槽5内的栅氧3、多晶硅2将要接触甚至已经接触上时的异常形貌。此时接触孔4在半导体衬底1表面形成的线宽为d2，接触孔4与其相邻的沟槽5的间距分别为b1和b2。当b1和b2均小于产品允许的间距要求时，会出现Vth、BVds、Rdson等参数异常，存在可靠性风险。当b1和b2已经无限小甚至为负数时候，接触孔4已经和沟槽5内的栅氧3、多晶硅2接触，会出现GS短路等参数异常。这是典型的线宽偏大、设备能力不能满足产品更小尺寸加工的失效情况。

C区域代表的是当接触孔4的光刻线宽满足小线宽要求，但光刻设备套刻能力不能满足产品结构要求，最终使接触孔4不在左右沟槽5的中间导致参数异常的结构形貌。此时接触孔4在半导体衬底1表面形成的线宽为d3，接触孔4与其相邻的沟槽5的间距分别为c1和c2，其中，c1远大于产品设计的对偏余量范围，c2又小于产品设计的对偏余量范围甚至接触孔4无限接近沟槽5内的栅氧3、多晶硅2，也容易出现Vth、BVds、Rdson甚至GS短路等参数异常。这是典型的光刻设备线宽能力正常但套刻精度不能满足产品更小尺寸的失效情况。如果在C区域中，c1和c2均在产品设计的对偏范围内则可以避免各种失效。

因此，如何在现有光刻设备条件下实现更小线宽，保证接触孔到槽栅结构的间距，从而使接触孔与沟槽套刻有足够的余量，从而实现更小线宽的器件结构的生产，同时使产品的参数和可靠性满足要求，是本技术领域人员所要研究的内容。

技术实现要素：

本实用新型的目的在于提供一种沟槽功率器件，在现有光刻设备条件下实现更小线宽，保证接触孔到槽栅结构的间距，从而使接触孔与沟槽套刻有足够的余量，从而实现更小线宽的器件结构的生产，同时使产品的参数和可靠性满足要求。

为解决上述技术问题，本实用新型提供一种沟槽功率器件，包括：

半导体衬底；

位于所述半导体衬底中的第一沟槽和第二沟槽；

位于所述半导体衬底上及所述第一沟槽和第二沟槽的侧壁和底壁上的栅介电层；

位于所述第一沟槽和第二沟槽中的栅极材料层，位于所述第一沟槽和第二沟槽中的栅极材料层上的第一介质层；

位于所述半导体衬底中第一沟槽和第二沟槽两侧的P阱；

位于所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上的N型区；

位于所述半导体衬底上的第一阻止层，所述第一阻止层中形成有开口以暴露出所述半导体衬底及部分第二沟槽，且所述第一阻止层覆盖所述第一沟槽；

位于所述半导体衬底上且覆盖所述第一阻止层上的覆盖介质层；

接触孔，所述接触孔贯穿所述覆盖介质层、第一阻止层、栅介电层及所述半导体衬底，所述接触孔位于所述第一沟槽两侧和所述第二沟槽中，所述开口的宽度为所述接触孔在所述半导体衬底表面的最小尺寸；

位于所述接触孔底部的P型区。

可选的，对于所述的沟槽功率器件，所述第一阻止层为氮化硅阻止层和/或氮氧化硅阻止层。

可选的，对于所述的沟槽功率器件，所述第一阻止层的厚度为

可选的，对于所述的沟槽功率器件，所述第一沟槽的宽度为0.05μm-1μm，深度为0.1μm-10μm；所述第二沟槽的宽度为0.5μm-5μm，深度为0.1μm-50μm。

可选的，对于所述的沟槽功率器件，所述开口的宽度为0.02μm-2μm，小于相邻的第一沟槽之间的间距，且小于所述第二沟槽的宽度。

可选的，对于所述的沟槽功率器件，所述栅极材料层上表面低于所述半导体衬底表面的距离为小于等于0.8μm。

可选的，对于所述的沟槽功率器件，所述第一介质层为二氧化硅介质层、氮化硅介质层、氮氧化硅介质层、多晶硅介质层的一种或多种组合。

可选的，对于所述的沟槽功率器件，所述覆盖介质层包括覆盖所述半导体衬底的第二介质层。

可选的，对于所述的沟槽功率器件，所述覆盖介质层还包括覆盖所述第二介质层的第三介质层。

可选的，对于所述的沟槽功率器件，所述第二介质层为不掺杂的二氧化硅介质层、氮化硅介质层、氮氧化硅介质层的一种或多种组合；所述第三介质层为硼磷硅玻璃介质层。

可选的，对于所述的沟槽功率器件，所述第三介质层中硼的质量百分比为1～5％，磷的质量百分比为2～6％。

可选的，对于所述的沟槽功率器件，所述第二介质层的厚度为所述第三介质层的厚度为

可选的，对于所述的沟槽功率器件，所述接触孔的侧壁与底壁的延长线呈80°-89°角，所述接触孔的深度小于等于1μm。

可选的，对于所述的沟槽功率器件，还包括：

位于所述覆盖介质层上的金属层，所述金属层填充所述接触孔；以及

位于所述金属层上的钝化层。

与现有技术相比，本实用新型提供的一种沟槽功率器件，通过在第一沟槽和第二沟槽的上部形成具有一定厚度第一介质层，使得沟槽栅极区域距离半导体衬底表面有一定距离，再淀积第一阻止层定义出接触孔在半导体衬底表面的最小尺寸，从而在进行接触孔刻蚀时，可以使接触孔的线宽进一步做的更小，并且保证接触孔到第一沟槽和第二沟槽的间距，从而使接触孔与第一沟槽和第二沟槽的套刻有足够的余量，实现更小线宽的器件结构的生产，同时使产品的参数和可靠性满足要求。

附图说明

图1为现有技术中沟槽功率器件中MOSFET在光刻设备极限能力下容易出现的问题示意图；

图2为本实用新型一实施例中的沟槽功率器件制作方法的流程图；

图3-12为本实用新型实施例一实施例中的沟槽功率器件的制作过程中的结构示意图。

具体实施方式

下面将结合示意图对本实用新型的沟槽功率器件及制作方法进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

本实用新型提供一种沟槽功率器件及制作方法，所述沟槽功率器件的制作方法包括：

步骤S11、提供半导体衬底；

步骤S12、在所述半导体衬底中形成第一沟槽和第二沟槽；

步骤S13、在所述半导体衬底上及所述第一沟槽和第二沟槽的侧壁和底壁上生长栅介电层；

步骤S14、在所述第一沟槽和第二沟槽中形成栅极材料层；

步骤S15、在所述第一沟槽和第二沟槽中的栅极材料层上形成第一介质层；

步骤S16、在所述半导体衬底中第一沟槽和第二沟槽两侧形成P阱；

步骤S17、在所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上形成N型区；

步骤S18、在所述半导体衬底上形成第一阻止层，并在所述第一阻止层中形成开口以暴露出所述半导体衬底及部分第二沟槽，且所述第一阻止层覆盖所述第一沟槽；

步骤S19、在所述半导体衬底上形成覆盖介质层；

步骤S20、光刻并刻蚀所述覆盖介质层至所述半导体衬底中，形成所述接触孔，所述接触孔位于第一沟槽两侧和第二沟槽中，所述开口的宽度为所述接触孔在所述半导体衬底表面的最小尺寸；

步骤S21、在所述接触孔底部形成P型区。

下面请结合图2及图3-12对本实用新型的沟槽功率器件及制作方法进行详细介绍。

首先，执行步骤S11，如图3所示，提供半导体衬底20。优选的，所述半导体衬底20可以是硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底，本实施例中采用的是硅衬底。进一步的，本实施例中采用的硅衬底可以形成有MOSFET(金属氧化物半导体场效应晶体管)、IGBT(绝缘栅场效应晶体管)、肖特基二极管等半导体器件。所述半导体衬底20还可以根据所需产品的特性进行一定杂质量的N型和P型掺杂。

作为一个非限制性的例子，如图3所示，在所述半导体衬底20上形成第二阻止层21。所述在半导体衬底20上形成的第二阻止层21可采用氧化或淀积等手段形成。例如，所述第二阻止层21可以为二氧化硅、氮化硅、氮氧化硅、多晶硅等材料的一种或多种组合。较佳的，所述第二阻止层21的厚度为

接着，执行步骤S12，在所述半导体衬底20中形成第一沟槽221和第二沟槽222。请参考图4，第一沟槽221所在区域为第一窗口区22a，第二沟槽222所在区域为第二窗口区22b。所述第一窗口区22a指的是功率器件的原胞区，第二窗口区22b指的是功率器件的终端区。

本步骤S12通过光刻选择性打开窗口，采用光刻胶做掩蔽，将打开的窗口区从上往下刻蚀尽所述第二阻止层21后，再继续深入刻蚀半导体衬底20，以形成具有一定宽度和深度的第一沟槽221和第二沟槽222。其中，所述第一沟槽221和第二沟槽222的布局可依据产品结构而设计，所述第一沟槽221和第二沟槽222的宽度可根据产品结构和工艺能力来确定，深度可根据产品的耐压等参数来确定。

进一步的，在本实施例中，形成的第一沟槽221和第二沟槽222的宽度均在0.05μm-5μm之间，深度均在0.1μm-50μm之间。具体的，对于第一窗口区22a中的第一沟槽221，其宽度L1可根据产品导通密度决定，最小线宽可大于等于设备的极限能力，L1可以为0.05μm-1μm；深度h1可根据产品的耐压等参数来确定，h1可以为0.1-10μm。对于第二窗口区22b中的第二沟槽222，考虑到其槽内将填充多晶硅，宽度需要满足承载高压、大电流的需求，因此宽度较宽，部分结构上还需要在之后槽内填充的多晶硅上设置引线孔，因此第二沟槽222的宽度L2较第一沟槽221要宽，L2可以为0.5μm-5μm；在宽度较宽的情况下，根据刻蚀负载效应，相同的刻蚀程序对大线宽区域刻蚀深度较深，因此正常情况下h2>h1，h2可以为0.1μm-50μm。需要说明的是，并不能够简单的依据附图而得出第一沟槽221与第二沟槽222深度宽度一致的结论。

较佳的，紧接着执行步骤S121，在1000℃-1200℃温度下氧化所述第一沟槽221和第二沟槽222的侧壁和底壁形成第一氧化层(图中未示出)，以对所述第一沟槽221和第二沟槽222的侧壁和底壁进行修复。所述第一氧化层的厚度范围为

然后执行步骤S122，去除所述第一氧化层和所述第二阻止层21。若所述第二阻止层21的材质是二氧化硅，那么可以采用BOE腐蚀液或DHF(稀释的氢氟酸)来进行去除。

然后执行步骤S13，如图5所示，本实施例中，在所述半导体衬底20上及所述第一沟槽221和第二沟槽222的侧壁和底壁上生长栅介电层23。例如，所述栅介电层23可以为栅氧，具体的，所述栅介电层23采用的掺氯氧化(即含有氯、氧的氛围下进行氧化)形成，在温度范围为1000℃-1200℃进行生长，以获得厚度范围为的栅介电层23。所述栅介电层23的生长温度越高质量越好，掺氯氧化可以有效减少栅介电层23中的杂质，提高栅介电层23的质量。

然后，执行步骤S14，在所述第一沟槽221和第二沟槽222中形成栅极材料层24，例如可以为掺杂多晶硅层。可以先淀积不掺杂多晶硅，后采用离子注入对不掺杂多晶硅进行掺杂；或者，先淀积不掺杂多晶硅，后采用磷预淀积工艺对其进行掺杂；再或者，采用边淀积多晶硅边掺杂的原位掺杂方式。

如图6所示，去除淀积时产生在所述半导体衬底20表面上的栅极材料层，并使所述第一沟槽221和第二沟槽222中的栅极材料层24低于所述半导体衬底20表面，这一过程可以采用具有各项同性的干法刻蚀来完成。所述栅极材料层24的上表面低于所述半导体衬底20表面的距离h3可以小于等于0.8μm。由此，终端区采用的是宽槽(即第二沟槽222)内放置栅极材料层的方式，使器件终端耐压和栅极引线在深槽中完成，从而减少半导体衬底表面的台阶差保证硅片表面的平坦度；同时使引线纵向分布，减少芯片表面的面积。

需要说明的是，由于之前形成了栅介电层23(栅氧)，而之后需要进行离子注入，因此，若栅介电层23的厚度大于在去除淀积时产生在所述半导体衬底20表面的栅极材料层后紧接着去除所述栅介电层23位于半导体衬底20表面的部分。对于所述栅介电层23的厚度大于时，可以在去除淀积时产生在所述半导体衬底20表面的栅极材料层后紧接着减薄所述栅介电层23位于半导体衬底20表面的部分至所述栅介电层23位于半导体衬底20表面的部分的厚度小于等于若所述栅介电层23的厚度小于等于在去除淀积时产生在所述半导体衬底20表面的栅极材料层后保留所述栅介电层23。当然，所述栅介电层23是否去除可以依据实际情况进行决定，在栅介电层23去除后，后续需要重新形成，具体的，例如之前形成栅氧被去除后，后续需要形成垫氧，以辅助进行离子注入完成P阱和N型区的形成。如图6所示，本实施例采用去除所述栅介电层23位于半导体衬底20表面的部分。

然后，执行步骤S15，请结合图7，在所述第一沟槽221和第二沟槽222中栅极材料层24上形成第一介质层25。所述第一介质层25的材质可以为二氧化硅、氮化硅、氮氧化硅、多晶硅等的一种或多种组合，采用例如CVD等工艺形成。

然后，去除淀积时产生在所述半导体衬底20表面上的第一介质层，使所述第一沟槽221和第二沟槽222顶部填充的第一介质层25与所述半导体衬底20表面齐平。具体的，可采用具有各项同性的干法刻蚀来完成，也可以采用化学机械抛光(CMP)进行平坦化。

紧接着，执行步骤S16，请结合图8所示，在所述半导体衬底20中第一沟槽221和第二沟槽222两侧形成P阱26a。具体的，对于本实用新型中已经将栅介电层去除的情况，首先在所述半导体衬底20上生长垫氧26作为栅介电层。较佳的，所述垫氧26的厚度范围可以为然后在所述半导体衬底20中第一沟槽221和第二沟槽222两侧进行第一次离子注入和退火，形成P阱26a，所述P阱26a的结深深度小于第一沟槽221的深度。所述第一次离子注入和退火为采用硼(B)离子零度角注入，注入能量为60KeV-150KeV，注入剂量1E13/cm²-1E15/cm²，退火温度为1000℃-1200℃。

之后，执行步骤S17，请继续参考图8所示，在所述半导体衬底20中第一沟槽221和第二沟槽222两侧所述P阱26a上形成N型区26b。具体的，可以是在所述半导体衬底20中第一沟槽221和第二沟槽222两侧进行第二次离子注入和退火，形成N型区26b，所述N型区26b的结深深度h4大于所述第一沟槽221和第二沟槽222中的栅极材料层24距离所述半导体衬底20表面的距离(即h3)。所述第二次离子注入和退火为采用磷(P)离子或砷(As)离子零度角注入，注入能量为60KeV-150Kev，注入剂量1E14/cm²-1E16/cm²，退火温度800℃-1100℃。由步骤S16和步骤S17的注入剂量可知，形成的N型区26b的掺杂浓度大于P阱26a的掺杂浓度，因此所述N型区26b即为N型重掺杂区。

之后，执行步骤S18，请参考图9，在所述半导体衬底20上形成第一阻止层27，并在所述第一阻止层27中形成开口以暴露出所述半导体衬底20及部分第二沟槽222，且所述第一阻止层27覆盖所述第一沟槽211，所述开口宽度L3为接触孔在所述半导体衬底20表面的最小尺寸。可以理解的是，由于之前形成了垫氧26，因此，所述开口直接暴露出的是垫氧26。所述第一阻止层27的材料为氮化硅或氮氧化硅，其厚度可以为所述开口可以经由光刻刻蚀工艺完成，所述开口宽度L3可以结合具体需求和光刻最小尺寸能力和最佳的套刻精度曝光共同完成。

而且，在所述第一阻止层27上进行开口，是考虑到所述第一阻止层27表面平整度高，结构简单，光刻机曝光条件最佳，能够定义出最小的接触孔尺寸(即开口宽度L3)。该尺寸根据具体曝光设备能力而定，例如可以为0.02μm-2μm，较佳的，小于相邻第一沟槽221之间的间距，且小于所述第二沟槽222的宽度。位于所述第一沟槽221顶部的第一阻止层27的宽度L4则大于所述第一沟槽221的宽度L1，实现将第一沟槽221完全遮挡住。那么，在原胞区中所述开口距离第一沟槽221外侧间距分别为d4、d5，其中d4、d5均满足产品设计和设备套刻要求。同样的，在终端区所述开口距离第二沟槽222内侧栅介电层23间距分别为d6、d7，其中d6、d7均满足产品设计和设备套刻要求。

之后，执行步骤S19，请参考图10，在所述半导体衬底20上形成覆盖介质层，所述覆盖介质层覆盖所述第一阻止层27。具体的，在本实施例中，所述覆盖介质层包括覆盖所述开口的第二介质层28a及覆盖所述第二介质层28a的第三介质层28b。所述第二介质层28a的材料可以为不掺杂的二氧化硅、氮化硅、氮氧化硅等的一种或其组合，采用CVD等工艺形成。所述第二介质层28a的厚度可以为所述第三介质层28b为BPSG(硼磷硅玻璃)，厚度可以为同样可以采用CVD工艺形成。具体的，所述第三介质层28b的反应源气包括SiH₄、B₂H₆和/或PH₃等。具体的，在所述第三介质层28b中，B的质量百分比为1～5％，P的质量百分比为2～6％。

进一步的，也可以是所述覆盖介质层仅为覆盖所述第一阻止层27的第二介质层28a。

进一步的，如果所述第二介质层28a采用氮化硅，可以在后续的接触孔制作中利用第二介质层28a、第三介质层28b及硅的选择比不同，使沟槽区域能够得到保护，进一步在现有光刻设备条件下实现更小线宽和更大的套刻余量，从而实现更小线宽的器件结构的生产。

然后，执行步骤S20，请参考图11，光刻并刻蚀所述覆盖介质层至所述半导体衬底20中，形成接触孔29，所述接触孔29位于第一沟槽221两侧和第二沟槽222中，所述开口的宽度为所述接触孔29在所述半导体衬底20表面的最小尺寸。如图11可见，刻蚀出的接触孔29大致为倒梯形，即上宽下窄状，接触孔29底部的宽度为L7，顶部开口宽度为L6，中部由第一阻止层27所限定的在半导体衬底20表面的最小尺寸为L3，且满足L7<L3<L6。其中，所述接触孔29的侧壁与底壁延长线的夹角θ为80°～89°，深度h5小于等于1μm。在接触孔29形成后，在原胞区形成第三窗口区30a，在终端区形成第四窗口区30b。

本步骤S20具体为依次刻蚀第三介质层28b，第二介质层28a及垫氧26后，继续刻蚀半导体衬底20，获得深度为h5的台阶，从而将已经掺杂成N型的半导体衬底刻蚀掉一部分，使后续的P型注入能够穿透N型区。

具体的，所述第三窗口区30a中开有接触孔29的区域为槽与槽间的源区，作为原胞区的源端连接金属；所述第四窗口区30b中开有接触孔29的区域作为器件的耐压环或栅极(Gate-PAD)端连接金属。

更具体的，结合图1、图3和图11，图11中所示原胞区第三介质层28b顶部宽度为L5，其宽度大于图3中第一沟槽221的宽度L1，可以使第一沟槽221的顶部受到介质层的保护，不容易产生GS漏电等问题。

更具体的，图11中所示原胞区中接触孔顶部开口宽度为L6，通常这个宽度代表着接触孔光刻的极限宽度。

更具体的，图11中所示原胞区中接触孔在第一阻止层27位置宽度为L3，这个宽度L3就是所述定义的最小接触孔在半导体衬底表面的最小尺寸。

更具体的，当第二介质层28a、第三介质层28b均为氧化层材料时，在进行接触孔刻蚀程序到半导体衬底时，即便由于曝光和对偏的能力较差，出现接触孔做大，对偏的情况，也可以在刻蚀至第一阻止层27时停住刻蚀，只刻蚀第一阻止层27未覆盖的接触孔区域，有效避免接触孔线宽变大、对偏的情况发生。

更具体的，第一沟槽221和第二沟槽222顶部由于掺杂非导电的第一介质层25，因此第一沟槽221和第二沟槽222顶部并不体现电性，也即第一沟槽221和第二沟槽222只有下部分参与器件的运行，因此器件的接触孔29有效区域为接触孔29底部区域附近，有效线宽为L7。结合接触孔29倾斜形貌的特性，再加上由于第一沟槽221和第二沟槽222顶部一定厚度的第一介质层25的填充，从而形成更深的接触孔，使L7小于L3，并远远小于L6，从而在现有的光刻设备条件下实现更小线宽和更大的套刻余量，从而实现更小线宽的器件结构的生产。

然后，执行步骤S21，请继续参考图11，在所述接触孔29底部形成P型区29a。具体的，进行第三次离子注入和退火，形成所述P型区29a。所述第三次离子注入为采用零度角注入B11或BF₂，可以先注入B11再注入BF₂，注入能量为20KeV-100KeV，注入剂量为1E14/cm²-1E16/cm²；采用炉管或快速退火在500℃-1000℃下进行退火。由步骤S16和步骤S21的注入剂量可知，形成的P型区29a的掺杂浓度大于P阱26a的掺杂浓度，因此所述P型区29a即为P型重掺杂区。

然后，执行步骤S22，请参考图12，在所述第三介质层28b上形成金属层31，所述金属层31填充所述接触孔。具体的，所述金属层31的材料可以为钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、钨(W)、铝(Al)、硅化铝(AlSi)、铜硅铝合金(AlSiCu)、铜(Cu)或镍(Ni)等金属或金属的化合物，其厚度可以为1μm-8μm。在金属层31形成后，执行一步刻蚀工艺，例如采用干法刻蚀，获得原胞区的第五窗口区31a和终端区的第六窗口区31b。

进一步的，还可以根据产品的需要增加钝化层保护，完成器件正面结构的加工，并经过减薄、背金、划片等一系列后道工艺完成最终的器件结构。

结合图3-图12可见，本实用新型获得的沟槽功率器件，包括：

半导体衬底20；

位于所述半导体衬底20中的第一沟槽221和第二沟槽222；较佳的，所述第一沟槽221的宽度L1为0.05μm-1μm，深度h1为0.1μm-10μm；所述第二沟槽222的宽度L2为0.5μm-5μm，深度h1为0.1μm-50μm；

位于所述半导体衬底20上及所述第一沟槽221和第二沟槽222的侧壁和底壁上的栅介电层23，具体的，在所述半导体衬底20上为垫氧26，在所述第一沟槽221和第二沟槽222的侧壁和底壁上为栅氧；当然，也可以都是栅氧，或是其他可行膜层；所述栅介电层23的厚度为

位于所述第一沟槽221和第二沟槽222中的栅极材料层24，位于所述第一沟槽221和第二沟槽222中的栅极材料层24上的第一介质层25；较佳的，所述栅极材料层24上表面低于所述半导体衬底20表面的距离h3为小于等于0.8μm；较佳的，所述第一介质层25的材质为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合；

位于所述半导体衬底20中第一沟槽221和第二沟槽222两侧的P阱26a；

位于所述半导体衬底20中第一沟槽221和第二沟槽222两侧的所述P阱26a上的N型区26b，所述P阱26a的结深深度小于第一沟槽221的深度，所述N型区26b的结深深度大于所述第一沟槽221和第二沟槽222中的栅极材料层24距离所述半导体衬底20表面的距离；

位于所述半导体衬底20上的第一阻止层27，所述第一阻止层27中形成有开口以暴露出所述半导体衬底20及部分第二沟槽222，且所述第一阻止层27覆盖所述第一沟槽221；较佳的，所述第一阻止层27的材料为氮化硅和/或氮氧化硅，所述第一阻止层27的厚度为

位于所述半导体衬底20上且覆盖所述第一阻止层27上的覆盖介质层；所述覆盖介质层包括覆盖所述第一阻止层27的第二介质层28a及覆盖所述第二介质层28a的第三介质层28b，所述第二介质层28a的材料为不掺杂的二氧化硅、氮化硅、氮氧化硅的一种或其组合；所述第三介质层28b的材料为硼磷硅玻璃，所述第三介质层28b中硼的质量百分比为1～5％，磷的质量百分比为2～6％，较佳的，所述第二介质层28a的厚度为所述第三介质层28b的厚度为当然，所述覆盖介质层也可以仅是第二介质层28a；

接触孔29，所述接触孔29贯穿所述覆盖介质层、第一阻止层27、栅介电层23及所述半导体衬底20，所述接触孔29位于所述第一沟槽221两侧和所述第二沟槽222中，其中第一阻止层27的开口的宽度为所述接触孔29在所述半导体衬底20表面的最小尺寸；所述开口的宽度为0.02μm-2μm，小于相邻的第一沟槽221之间的间距，且小于所述第二沟槽222的宽度；较佳的，所述接触孔29的侧壁与底壁的延长线呈80°-89°角，所述接触孔29的深度小于等于1μm；

位于所述接触孔29底部的P型区29a；

位于所述覆盖介质层上的金属层31，所述金属层31填充所述接触孔29；较佳的，所述金属层31的材料为钛、氮化钛、硅化钛、钨、铝、硅化铝、铜硅铝合金、铜或镍等金属或金属的化合物；以及

位于所述金属层31上的钝化层。

由此，本实用新型提供的一种沟槽功率器件及制作方法，通过在第一沟槽和第二沟槽的上部形成具有一定厚度第一介质层，使得沟槽栅极区域距离半导体衬底表面有一定距离，再淀积第一阻止层定义出接触孔在半导体衬底表面的最小尺寸，从而在进行接触孔刻蚀时，可以使接触孔的线宽进一步做的更小。并且保证接触孔到第一沟槽和第二沟槽的间距，从而使接触孔与第一沟槽和第二沟槽的套刻有足够的余量，实现更小线宽的器件结构的生产，同时使产品的参数和可靠性满足要求。

进一步的，本实用新型的一种沟槽功率器件结构及制作方法，可以运用在包括但不限于CMOS、BCD、功率MOSFET、大功率晶体管、IGBT和肖特基等产品中。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。