专利名称：窄禁带源漏区金属氧化物半导体场效应晶体管及集成电路的制作方法
技术领域：
本发明属半导体器件及集成电路技术领域，特别涉及金属氧化物半导体场效应晶体管及其集成电路。
众所周知，金属氧化物半导体场效应晶体管(MOSFET)从六十代问世以来，由于其结构和制造工艺简单，已成为用途十分广泛且特别适合集成的基础器件。这种传统的MOSFET，不论它是由Si、SiC材料还是由III-V族化合物材料制成，对每一个器件或IC它均是由同一种材料(Si、SiC或III-V族化合物材料)制成衬底和源区(S)、漏区(D)，只是导电类型与掺杂浓度不同而已，在本发明中，我们称它为同质源、漏区。由于此MOSFET结构本身不可避免地存在pnp或npn寄生双极晶体管(BJT)，这使得MOSFET的源漏击穿电压BVDS由寄生BJT的BVCEO决定(BVCEO为寄生BJT的基极开路时集电极—发射极击穿电压)，众所周知，寄生BJT的BVCBO(发射极开路时集电极—基极击穿电压)与BVCEO之间的关系为BVCEO=BVCBO/β]]>式中β为寄生BJT的共发射极电流增益。也就是说，当寄生BJT存在时，传统MOSFET的BVDS=BVCEO=BVCBO/β]]>，即它使传统MOSFET的击穿电压BVDS降低了
倍，这为器件的应用带来了一系列问题；另外，至少由一对互补P沟MOSFET和N沟MOSFET组成的CMOS IC，其结构本身不可避免地存在寄生npn和pnp晶体管组成的四层晶闸管结构，当寄生npn和pnp的共发射极电流增益的乘积βnpn×βpnp≥1得到满足时，CMOS IC产生闭锁，这将影响IC的可靠性，并限制了电路性能的提高。为此，人们采用了一系列措施来减小寄生BJT的β，以期减小寄生BJT对MOS器件击穿电压BVDS的影响和使CMOS IC产生闭锁的问题，诸如，采用源(S)极与衬底的短路结构(即寄生BJT的发射极与基极的短路结构)，以及在CMOS IC采用双埋层衬底、隔离环、伪收集结等等，但由于半导体体电阻的存在，理想的短路结构难于实现，再加上短路结构本身还存在增加了芯片面积和单位面积导通电阻Rons等问题，使寄生BJT对MOS器件和IC的影响得不到根本克服。
针对传统MOSFET及其集成电路存在的上述问题，本发明的目的在于提出一种新结构的MOSFET，使之能较彻底地消除寄生BJT对MOS器件耐压的影响，和由新结构MOSFET组成的CMOS集成电路不存在闭锁问题，而且实现工艺容易，且不增大芯片面积。
依据发明任务，本发明提供的一种窄禁带源漏区金属氧化物半导体场效应晶体管(简称MOHET)及集成电路(IC)，其特征是它的源区采用了窄禁带异质材料，其结构示意图如图1所示，它包括在衬底1的一个面上相隔设置有与衬底1反型的高掺杂浓度异质源区2和高掺杂浓度同质漏区3，所述的2、3两区之间为沟道区4，在所述的部分源区和漏区表面及沟道区4表面上形成有栅绝缘介质膜6，从所述的源区2表面、沟道区4上方栅绝缘介质膜表面及漏区3表面形成有导电性能良好的电极并相应引出S、G、D极。
本发明提供的第二种MOHET及IC，其特征是它的源区和漏区均采用了窄禁带异质材料，其结构示意图如图2，它包括在衬底1的一个面上相隔设置有与其反型的高掺杂浓度窄禁带异质源区2和高掺杂浓度窄禁带异质漏区5，在所述的2、5两区之间为沟道区4，在所述的部分源区和漏区表面及沟道区4表面上形成有栅绝缘介质膜6，从所述源区2表面、沟道区4上方栅绝缘介质膜表面及漏区5表面形成有导电性能良好的电极并相应引出S、G、D极，构成S、D完全对称的MOHET。这种结构的S、D可以互换使用。
本发明提供的第三种和第四种MOHET是在上述两结构的MOHET中，在高掺杂浓度异质源区2的相邻处制作有与异质源区2反型的高掺杂浓度同质源极短路区7，其结构示意图如图3和图4所示，这两种结构可用在某些使用中需衬底接地时，它大大减小了源极短路区所占的面积，进而达到节约芯片面积的目的。
本发明所说的窄禁带异质材料是指该种材料不同于器件衬底且禁带宽度又比相对应的衬底材料要窄，对不同衬底材料的MOS器件，所说的窄禁带异质材料是不同的，比如，对以硅(Si)为衬底的MOS器件它可以是SiGe材料，该SiGe材料中Ge组份的含量是可变化的，其Ge含量不同，意味着SiGe材料的禁带宽度不同，当Ge组份的含量为100％时，SiGe材料则成为Ge材料；对以GaAs为衬底的MOS器件，它可以是Si或SiGe材料；对以GaAlAs为衬底的MOS器件，它可以是GaAs材料；对以SiC为衬底的MOS器件它可以是Si材料等等。
从上述可以看出在传统MOSFET中寄生BJT的发射极是同质结，而本发明中，寄生BJT的发射极则为异质结，其异质结的β与同质结β的关系为βr异＝βr同·exp(-△Eg/KT)式中βr异和βr同分别为异质和同质发射极注入效率r决定的最大发射极电流增益；△Eg为异质窄禁带材料与相对应衬底材料禁带宽度之差当 △Eg＝0.05ev时βr异＝0.15r同△Eg＝0.25ev时βr异＝6.7×10-5βr同△Eg＝0.42ev时βr异＝10×10-7βr同从上看出，窄禁带异质材料的禁带愈窄，与相对应的衬底材料的禁带宽度差△Eg就愈大，其β异就会愈小。并由此得出窄禁带异质发射结具有低β的优点。
由上述分析可以得出窄禁带异质材料的选取原则是满足βr异＝βr同·exp(-△Eg/KT)≤1在本发明中，由于采用了窄禁带异质材料作为源区(S区)或源、漏区(S、D区)，使其中的寄生BJT的β≤1，从而可以认为寄生BJT不起作用了，所以本发明从器件结构上彻底消除了寄生BJT对MOS器件BVDS的影响，可以实现MOS器件的BVDS＝BVCEO＝BVCBO；而由本发明组成的CMOSIC，也因寄生BJT的β可以远小于1，使产生闭锁的条件得不到满足，而消除了闭锁效应。
本发明中所述的窄禁带异质材料可以是赝晶，也可以是多晶材料。
本发明中高掺杂浓度窄禁带异质材料的制备，例如对SiMOS器件，它可以采用常规的刻蚀工艺，将传统MOS器件的S区或S、D区位置上的Si刻去后，用化学汽相淀积(CVD) 方法在其上淀积SiGe材料(可根据器件沟道长度、沟道掺杂浓度、外延衬底的浓度和厚度确定其中的Ge组份含量)，同时按需要进行自掺杂磷、砷或硼，即可制成所需的n+或P+SiGe S区或S、D区；亦可在传统Si MOS器件的S区或S、D区处进行Ge离子注入并进行高温退火来制成高掺杂浓度的SiGe的S区或S、D区。其制造工艺属常规半导体制造工艺、简单、易实现，而又不增加或可减少芯片面积。
本发明提供的几种结构适合于各类衬底材料比如Si、GaAs和SiC等制作的MOS器件；也适合于各种结构的衬底材料如单晶材料、外延材料、具有复合缓冲层的材料等等；它既适合于P沟MOSFET，也适合于N沟MOSFET，当然，它也适合于由P沟MOSFET、N沟MOSFET所组成的不同集成电路特别是CMOS IC上；同时它也适合于各类MOS功率器件如VDMOS、LDMOS、偏置栅MOS、RMOS等等。下面仅举出利用本发明制作的几类器件及CMOS IC，如图4的P沟垂直双扩散MOHET；如图5的P沟横向双扩散MOHET；如图6的P沟偏置栅MOHET；如图7的P沟矩形槽栅MOHET和如图8的SiGe源区P阱CMOS IC的基本单元结构。
利用本发明所述的MOHET后有如下优点首先，使MOS器件的耐压从BVCEO提高到BVCBO，提高约30～50％，这对功率器件尤为重要，它意味着器件工作电压提高和功率处理能力增强；第二，MOS器件不再发生二次击穿，CMOS IC不再产生闭锁效应，使器件和电路的可靠性增强；第三，特别对于低压(15～200V)功率MOS器件，由于不再担心沟道长度L缩短而带来的寄生BJT β过高的问题，使L可在工艺允许的范围内尽量减小，从而使器件的漏极电流ID、导通电阻Ron和跨导gm得到一个数量级以上的改善，同时使制造高线性MOS器件成为可能；第四，省去了源极短路区，节省了10～20％的芯片面积；第四，使S、D对称的MOS器件成为可能，这不仅简化了器件制造工艺，且S、D可互换，为使用带来很大方便等等。
附图及
图1本发明的第一种MOHET结构示意中1衬底；2窄禁带异质源区；3同质漏区；4沟道区；6栅绝缘介质膜。
图2本发明的第二种结构示意图(S、D完全对称的MOHET)图中1衬底；2窄禁带异质源区；4沟道区；5窄禁带异质漏区；6栅绝缘介质膜。
图3本发明的第三种结构示意图(一种节省了源极短路区面积)图中1衬底；2窄禁带异质源区；3同质漏区；4沟道区；6栅绝缘介质膜；7源极短路区。
图4本发明的第四种结构示意图(另一种节省了源极短路区面积)图中1衬底；2窄禁带异质源区；5窄禁带异质漏区；4沟道区；6栅绝缘介质膜；7源极短路区。
图5本发明的第一个实施例硅P沟VDMOHET结构示意中8 P+Si漏区；9 外延P-Si漂移区；10 nSi沟道区；11 P+SiGe源区；12 SiO2膜；15 n+多晶Si。
图6本发明的第二个实施例硅P沟LDMOHET结构示意中8 P+Si漏区；10 nSi沟道区；11 P+SiGe源区；12 SiO2膜；13 n-Si衬底；14 P-Si漂移区。
图7本发明的第三个实施例硅P沟偏置栅MOHET结构示意中8 P+Si漏区；10 nSi沟道区；11 P+SiGe源区；12 SiO2膜；13 n-Si衬底；14 P-Si漂移区。
图8本发明的第四个实施例硅P沟RMOHET结构示意中8 P+Si漏区；9 外延P-Si衬底；10 nSi沟道区；11 P+SiGe源区；12 SiO2膜；15 n+多晶硅。
图9本发明的第五个实施例SiGe源区CMOS IC基本单元结构示意中12 SiO2膜；13 n-Si衬底；16 P阱；17 NMOS n+Si源区；18 NMOS n+Si漏区；19 NMOS P+Si源极短路区；20 NMOS沟道区；21 PMOS P+SiGe源区；22 PMOS P+Si漏区；23 PMOS n+Si源极短路区；24 PMOS沟道区。
下面结合图5～9给出的实施例进一步说明本发明图5是本发明的第一个实施例P沟VDMOHET结构示意图，它是在P-/P+外延Si衬底的P-Si漂移区9的表面附近设置有异质P+SiGe源区11，并在其相邻处有nSi沟道区10，外延Si衬底的P+Si作为同质漏区8，在所述的部分源区表面及源区以外的Si表面上形成有SiO2膜12，在所述的源区11表面、沟道区10上方的SiO2膜表面和漏区8表面形成有导电性能良好的电极并相应引出S、G、D极构成。它省去了传统VDMOS的n+Si源极的短路区，从而节省了芯片面积；同时由于采用了窄禁带异质SiGe源区，从器件结构上彻底消除了寄生BJT对BVDS的影响，提高了器件的工作电压和功率处理能力等。
图6是本发明的第二个实施例P沟LDMOHET结构示意图，它是在n-Si衬底13上有一层P-Si漂移区14，在所述的14区表面上相隔设置有P+SiGe源区11和P+Si漏区8，在所述的P+SiGe源区11的相邻处有nSi沟道区10，在所述的部分源区和漏区表面及源区和漏区之外的Si表面上形成有SiO2膜12，在所述的源区11表面、沟道区10上方的SiO2表面和漏区8表面形成有导电性能良好的电极并相应引出S、G、D极构成。它同样也省去了传统LDMOS中的源极短路区，因而节省了芯片面积；同时由于采用了窄禁带异质P+SiGe源区，使从结构上彻底消除了寄生BJT对BVDS的影响，从而带来了如前所述的一系列优点。
图7是本发明的第三个实施例P沟偏置栅MOHET结构示意图。它是在n-Si衬底13的表面上相隔设置有P+SiGe源区11和P+Si漏区8，所述的11、8两区间隔一个较长而簿的PSi漂移区14，所述的11、14两区间为沟道区10，在所述的部分源区和漏区表面及源区和漏区以外的Si表面上形成有SiO2膜12，在源区11表面、沟道区10上方的SiO2膜表面及漏区8表面形成有导电性能良好的电极并相应引出S、G、D极构成。由于它采用了窄禁带异质SiGe源区，使从结构上彻底消除了寄生BJT对BVDS的影响，从而带来了如前所述的一系列优点。
图8是本发明的第四个实施例P沟RMOHET结构示意图。它是在P-/P+外延Si衬底的低浓度漂移区9上有一层nSi沟道区10，并在其上还有一层P+SiGe源区11，在所述的9、10、11三区中开有一个矩形槽，槽壁上有SiO212，槽内填充有n+多晶硅15，外延Si衬底的P+Si作为漏区8，在所述的部分源区表面及源区外的Si和多晶Si表面形成有SiO2膜12，并在源区11表面，矩形槽上方表面和漏区8表面形成有导电性能良好的电极并相应引出S、G、D极。它同样省去了传统RMOS的源极短路区，节省了芯片面积；同样也由于采用了窄禁带异质SiGe源区，使从结构上彻底消除了寄生BJT对BVDS的影响。
图9是本发明的第五个实施例SiGe源区P阱CMOS IC基本单元结构示意图。它是由一对互补的P沟MOSFET和N沟MOSFET组成，其具体结构为其N沟MOSFET是在nSi衬底13的一个面上设置有P阱16，在P阱内的表面上相隔设置有NMOSn+Si源区17和n+Si漏区18，所述的17、18两区间为沟道区20，在所述的n+Si源区17的相邻处有P+Si源极短路区19，所述的17、19两区组成源极区，在所述的部分源极区和漏区表面及源极区和漏区以外的Si表面形成有SiO2膜12，在所述的源极区表面、沟道区上方的SiO2表面和漏区18表面形成有导电性能良好的电极并相应引出NMOS S、G、D极；其P沟MOSFET是在nSi衬底13上和P阱16同一表面上，在阱外距阱边缘一定距离处相隔设置有P+Si漏区22和P+SiGe源区21，所述的22、21两区间为沟道区24，在所述的P+SiGe源区21的相邻处有n+Si源极短路区23，所述的21和23两区组成源极区，在所述的部分源极区和漏区表面及源极区和漏区以外的Si表面上形成有SiO2膜12，从所述的源极区表面、沟道区24上方的SiO2膜表面和漏区22表面形成有导电性能良好的电极并相应引出PMOS S、G、D极。由于它的P沟MOSFET的源区采用了窄禁带异质SiGe，CMOS IC使产生闭锁的条件βnpn×βpnp≥1得不到满足，从电路结构上彻底消除了闭锁效应，增强了电路的可靠性，且器件尺寸特别是沟道长度L可进一步缩小，因此，电路的性能和集成度可望进一步提高。同样结构也适合于n阱或双阱CMOS IC。
权利要求
1.一种MOHET及IC其特征在于它的源区采用了窄禁带异质材料，它包括在衬底(1)的一个面上相隔设置有与其反型的高掺杂浓度异质源区(2)和高掺杂浓度同质漏区(3)，所述的(2)、(3)两区之间为沟道区(4)，在所述的部分源区和漏区表面及沟道区(4)表面上形成有栅绝缘介质膜(6)，从所述的源区(2)表面、沟道区(4)上方栅绝缘介质膜表面及漏区(3)表面形成有导电性能良好的电极并相应引出S、G、D极。
2.一种MOHET及IC其特征在于它的源区和漏区均采用了窄禁带异质材料，它包括在衬底(1)的一个面上相隔设置有与其反型的高掺杂浓度窄禁带异质源区(2)和高掺杂浓度窄禁带异质漏区(5)，所述的(2)、(5)两区之间为沟道区(4)，在所述的部分源区和漏区表面及沟道区(4)表面形成有栅绝缘介质膜(6)，从所述的源区(2)表面沟道区(4)上方栅绝缘介质膜表面及漏区(5)表面形成有导电性能良好的电极并相应引出S、G、D极，构成S、D完全对称的MOHET。
3.一种MOHET及IC其特征在于它的源区采用了窄禁带异质材料，它包括在衬底(1)的一个面上相隔设置有与其反型的高掺杂浓度异质源区(2)和高掺杂浓度同质漏区(3)，所述的(2)、(3)两区之间为沟道区(4)，在与所述的高掺杂浓度窄禁带异质源区(2)相邻处有与其反型的高掺杂浓度同质源极短路区(7)，在所述的部分源区和漏区表面及沟道区(4)表面形成有栅绝缘介质膜(6)，从所述的源区(2)和源极短路区(7)表面、沟道区(4)上方栅绝缘介质膜(6)表面及漏区(3)表面形成有导电性能良好的电极并相应引出S、G、D极构成了一种节省源极短路区所占面积的MOHET。
4.一种MOHET及IC其特征在于它包括在衬底(1)的一个面上相隔设置有与其反型的高掺杂浓度窄禁带异质源区(2)和高掺杂浓度窄禁带异质漏区(5)，所述的(2)、(5)两区之间为沟道区(4)，在与所述的高掺杂浓度窄禁带异质源区(2)相邻处有与其反型的高掺杂浓度同质源极短路区(7)，在所述的部分源区和漏区表面沟道区(4)表面上形成有栅绝缘介质膜(6)，从所述的源区(2)和源极短路区(7)表面、沟道区(4)上方栅绝缘介质膜表面及漏区(5)表面形成有导电性能良好的电极并相应引出S、G、D极构成了另一种节省源极短路区所占面积的MOHET。
5.根据权利要求1～4所述的MOHET及IC其特征在于所述的源区(2)、漏区(5)所用的窄禁带异质材料的选取原则应满足βr异＝βr同·exp(-△Eg/KT)≤1
6.根据权利要求1～4所述的MOHET及IC其特征在于所述的源区(2)、漏区(5)所采用的窄禁带异质材料为(1) 赝晶材料；(2) 多晶材料。
7.根据权利要求1所述的MOHET及IC其特征在于所述P沟VDMOHET包括在P-/P+外延Si衬底P-Si区(9)的表面上设置有P+SiGe源区(11)，并在其相邻处有nSi沟道区(10)，外延Si衬底的P+Si为漏区(8)，在所述的部分源区表面及源区以外的Si表面形成有SiO2膜(12)，在所述的源区(11)表面、沟道区(10))上方的SiO2膜表面和漏区(8)表面形成有导电性能良好的电极并相应引出S、G、D极。
8.根据权利要求1所述的MOHET及IC其特征在于所述P沟LDMOHET包括在n-Si衬底(13)上有一层P-Si漂移区(14)，在所述的(14)区表面上相隔设置有P+SiGe源区(11)和P+Si漏区(8)，在所述的P+SiGe源区(11)的相邻处有nSi沟道区(10)，在所述的部分源区和漏区表面及源区和漏区之外的Si表面上形成有SiO2膜(12)，在所述的源区(11)表面、沟道区(10)上方的SiO2表面和漏区(8)表面形成有导电性能良好的电极并相应引出S、G、D极。
9.根据权利要求1所述的MOHET及IC其特征在于所述的P沟偏置栅MOHET包括在n-Si衬底(13)的表面上相隔设置有P+SiGe源区(11)和P+Si漏区(8)，在所述的(11)、(8)两区间隔着一个较长而薄的PSi漂移区(14)，所述的(11)和(14)两区间为沟道区(10)，在所述的部分源区和漏区表面及源区和漏区之外的Si表面上形成有SiO2膜(12)，在所述的源区(11)表面、沟道区(10)上方的SiO2表面及漏区(8)表面形成有导电性能良好的电极并相应引出S、G、D极。
10.根据权利要求1所述的MOHET及IC其特征在于所述P沟RMOHET包括在P-/P+外延Si衬底的低浓度区P-Si(9)上有一层nSi沟道区(10)，并在其上还有一层P+SiGe源区(11)，在所述的(9)、(10)、(11)三区中开有一个矩形槽，槽壁上有SiO2膜(12)，槽内填充有n+多晶硅(15)，外延Si衬底的P+Si作为漏区(8)，在所述的部分源区表面及源区以外的Si表面形成有SiO2膜(12)，并在源区(11)表面、矩形槽上方表面和漏区(8)表面形成有导电性能良好的电极并相应引出S、G、D极。
11.根据权利要求1所述的MOHET及IC其特征在于所述的SiGe源区P阱CMOS IC基本单元包括一对互补的P沟MOSFET和N沟MOSFET，其N沟MOSFET包括在nSi衬底(13)的一个面上设置有P阱(16)，在P阱内的表面上相隔设置有n+Si源区(17)和n+Si漏区(18)，所述的(17)、(18)两区间为沟道区(20)，在所述的n+Si源区(17)的相邻处有P+Si源极短路区(19)，所述的(17)、(19)两区组成源极区，在所述的部分源极区和漏区表面及源极区和漏区以外的Si表面形成有SiO2膜(12)，在所述的源极区表面、沟道区(20)上方的SiO2表面和漏区(18)表面形成有导电性能良好的电极并相应引出S、G、D极；其P沟MOSFET包括在nSi衬底(13)上和P阱(16)同一表面上，在阱外距阱边缘一定距离处相隔设置有P+Si漏区(22)和P+SiGe源区(21)，所述的(22)和(21)两区间为沟道区(24)，在所述的P+SiGe源区(21)的相邻处有n+Si源极短路区(23)，所述的(21)和(23)两区组成源极区，在所述的部分源极区和漏区表面及源极区和漏区以外的Si表面形成有SiO2膜(12)，从所述的源极区表面、沟道区(24)上方的SiO2膜表面和漏区(22)表面形成有导电性能良好的电极并相应引出S、G、D极。
全文摘要
本发明给出了一簇新型MOSFET，其特征在于采用了不同于器件衬底材料的窄禁带异质材料做为器件的源区或源、漏区，使器件中的寄生BJT的发射结成为异质结，并且有β<<1的特点，因而本发明从器件结构上彻底消除了寄生BJT对BV
文档编号H01L29/02GK1165405SQ9611755
公开日1997年11月19日 申请日期1996年5月14日 优先权日1996年5月14日
发明者李平, 李肇基 申请人:电子科技大学