专利名称：高压cmos结构的半导体器件及其制造方法
技术领域：
本发明涉及一种高压CMOS结构的半导体器件，以及一种制造该高压CMOS结构的半导体器件的方法。
迄今，由在单独SOI(硅绝缘体)衬底上所形成的一对P-和N-型MOS晶体管组成的CMOS(互补型金属氧化物半导体)结构的半导体器件已用于各种场合。该CMOS结构的半导体器件可以以各种型式加以使用。用作等离子显示屏驱动电路的CMOS电路需要承受高压。对此已经提出了采用偏置结构用于该CMOS电路中的P-和N-型MOS晶体管。
下面将参照附图中的
图1至5(b)来描述一种CMOS结构的常用半导体器件。图1是局部垂直截面图，其表示作为常用半导体器件的CMOS电路的多层结构，和图2(a)至5(b)是局部垂直截面图，其表示制造图1所示CMOS电路构成的连续步骤。
下面将假设各层是以向上的方向连续地形成在衬底上的条件下来描述常用半导体器件。该方向只是出于方便起见而举的一个例子，在实际制造和使用半导体器件过程中，不会限制任何方向。具有较高浓度的层或膜将用P+和N+来表示，并且具有较低浓度的层或膜将用P-和N-来表示。在图1至5(b)以及其他附图中，“P+”、“N+”、“P-”、“N-”应看作是分别指“P+”、“N+”、“P-”、“N-”。
如图1所示，CMOS电路1具有单一P型SOI衬底2，其是第一导电型。在SOI衬底2上，设置有第一导电型的P沟道第一晶体管3和第二导电型的N沟道第二晶体管4。第一和第二晶体管3,4的每个均为偏置LMOS(横向MOS)结构。
SOI衬底2包括第一和第二衬底5,6，其每个衬底均为第一导电型的P-型。第一和第二衬底5,6通过嵌入的氧化膜7而整体地相互结合在一起。第一和第二晶体管3,4可以只设置在第一衬底5上，该衬底位于嵌入的氧化膜7上。第一和第二晶体管3,4可通过沟槽8和层叠的氧化膜9而相互隔离。
P沟道第一晶体管3包括源极11，位于源极11内部的栅极12，和位于其中央的漏极13。源极11，栅极12和漏极13位于设置在第一衬底5上的单一N-型阱14上。
第一晶体管3的源极11包括位于N-型阱14上的P型源极扩散层21，位于P型源极扩散层21上表面上的P+型源极接触扩散层22，和位于P+型源极接触扩散层22外部N-型阱14上的N+型后栅极接触扩散层23。源电极24位于接触扩散层22,23上。
第一晶体管3的漏极13包括位于N-型阱14上的P型漏极偏置扩散层25,和位于P型漏极偏置扩散层25上表面中央上的P+型漏极接触扩散层26。漏电极27位于P+型漏极接触扩散层26上。
漏极偏置扩散层25和源极扩散层21由各接触扩散层26,22向栅极12伸出，并且场氧化膜28位于漏极偏置扩散层25和源极扩散层21偏置区域的上表面上。栅电极29位于场氧化膜28的上表面上，其中场氧化膜28还可兼作栅极氧化膜的作用，并且栅极伸长电极30位于栅电极29的上表面上。
N沟道第二晶体管4以与P沟道第一晶体管3并排的关系而设置。N沟道第二晶体管4具有源极41，位于源极41内部的栅极42，和位于其中央的漏极43。
在第二晶体管4的源极41上，P-型第一衬底5可用作源极基层50，并且P型源极屏蔽扩散层51位于源极基层50上。N+型源极接触扩散层52和N+型反栅极接触扩散层53分别位于源极屏蔽扩散层51上表面的内部和外部区域上。源电极54位于接触扩散层52,53上。
在第二晶体管4的漏极43上，N型漏极偏置扩散层55设置在P-型第一衬底5上。N+型漏极接触扩散层56设置在偏置扩散层55上表面的中央上。漏电极57位于漏极接触扩散层56上。
漏极偏置扩散层55和源极屏蔽扩散层51由各接触扩散层56,52向栅极42突起，并且场氧化膜58和栅极氧化膜59位于漏极偏置扩散层55和源极屏蔽扩散层51的偏置区域的上表面上。栅电极60位于氧化膜58,59的上表面上，并且栅极伸长电极61位于栅电极60的上表面上。
第一和第二晶体管3,4的电极24,27,30,54,57,61通过层叠的氧化膜9而伸出，绝缘层(未示出)位于其上。绝缘层可局部地除去，以便使电极24,27,30,54,57,61露出，其可提供连接焊盘(未示出)。
在上述结构的CMOS电路1中，由于P沟道第一晶体管3和N沟道第二晶体管4均为LMOS结构，所以电流可以由源电极24,54通过栅极12,42侧向地流到漏电极27,57上。
进一步地，晶体管3,4二者均为偏置结构，其中漏极偏置扩散层25,55延伸到场氧化膜28和场与栅极氧化膜58,59的下表面。因此，这些晶体管3,4的击穿电压如此之高以致于晶体管3,4能够开关高压。
下面将参照图2(a)至5(b)来简要描述制造CMOS电路1的方法。
如图2(a)所示，制备P-型硅的第一和第二衬底5,6，并且通过以具有约2μm厚度的SIO2膜形式嵌入的氧化膜7将其相互整体地连接在一起。第一衬底5被磨成约5μm的厚度，由此制成单一的SOI衬底2。
然后，如图2(b)所示，在第一衬底5的整个上表面上形成热氧化膜(未示出)，并且构图成为预定形状的掩模71。将磷杂质由离子注入通过掩模71的开孔而引入第一衬底5。将组件加热以便使引入的磷向下扩散达到嵌入的氧化膜7的上表面，由此同时形成第一晶体管3的N-型阱14和第二晶体管4的漏极偏置扩散层55。
然后，如图3(a)所示，在除去掩模71以后，形成另一形状的掩模72。然后将硼杂质由离子注入通过掩模72的开孔而引入第一衬底5。将组件加热使引入的硼由第一衬底5的表面扩散到1-2μm范围的深度，由此同时形成第一晶体管3的P型源极扩散层21和漏极偏置扩散层25以及第二晶体管5的源极屏蔽扩散层51。
然后，将掩模72除去，并且由氮化物制成预定形状的掩模。如图3(b)所示，将场氧化膜28,58通过LOCOS(表面局部氧化或硅局部氧化)法制成0.5-1.0μm范围的厚度。
热氧化膜和多晶硅膜可形成在迄今按照CVD(化学气相沉积法)所制成的整个表面上，将磷杂质扩散使得多晶硅膜导电。如图4(a)所示，然后同时将导电多晶硅膜和热氧化膜进行构图，由此形成具有热氧化膜的第二晶体管3的栅极氧化膜59和具有导电多晶硅膜的第二晶体管3,4的栅电极29,60。
然后制成预定形状(未示出)的掩模，并且将磷和硼引入各个区域中，由此形成第一和第二晶体管3,4的接触扩散层22,23,26,52,53,56，如图4(b)所示。
然后，如图5(a)所示，通过CVD法形成具有100nm厚度的氧化膜，并且将其构图成掩模73。此后，通过掩模73由硅腐蚀在第一和第二晶体管3，4周围形成沟槽8。如图5(b)所示，将层叠的氧化膜9淀积到1-2μm范围的厚度，以便填满沟槽8，由此使第一和第二晶体管3,4相互隔开。
此后，如图1所示，在层叠的氧化膜9上确定接触孔，并且将第一和第二晶体管3,4的电极24,27,30,54,57,61通过溅射铝或类似物制成0.5-2.0μm范围的厚度。以该方式，可获得CMOS电路1。
在CMOS电路1中，P沟道第一晶体管3和N沟道第二晶体管4二者均为偏置LMOS结构，用以增加其击穿电压。然而，实际上P沟道第一晶体管3的击穿电压低于N沟道第二晶体管4，并且具有高通路电阻。
第一晶体管3的击穿电压通过漏极偏置扩散层25和N-型阱14之间的连接状态而决定，而第二晶体管4的击穿电压则通过漏极偏置扩散层55和源极基层50之间的连接状态而决定。第二晶体管4的击穿电压是稳定的，因为杂质只扩散到与源极基层50连接的漏极偏置扩散层55中。
在第一晶体管3中，通过将磷扩散到P-型第一衬底5中所形成的N-型阱14和通过将硼扩散到N-型阱14中所形成的P型漏极偏置扩散层25可相互连接。因此，杂质扩散而形成层14,25二者，并且杂质可扩散两次以形成层25。结果，难以稳定第一晶体管3的击穿电压。
第一和第二晶体管3,4的击穿电压还取决于上述连接边界的弯曲半径。第一晶体管3的漏极偏置扩散层25要比第二晶体管4的漏极偏置扩散层55薄。因此，漏极偏置扩散层25的连接边界弯曲半径要小于漏极偏置扩散层55的连接边界弯曲半径。由此，第一晶体管3的击穿电压由于漏极偏置扩散层25的连接边界弯曲半径较小而相对较低。
由于第一晶体管3的击穿电压较低，所以漏极偏置扩散层25不能减小尺寸。由此，由第一晶体管3所占有的面积大小不能减小。由于该原因，难以减小CMOS电路1的整个芯片面积。不能减少结构复杂而且昂贵的SOI衬底2的材料量，并且难以增加CMOS电路1的产量。
另外，当第二晶体管4由于漏极电流流过宽且深的漏极偏置扩散层55而具有低通路电阻时，第一晶体管3的通路电阻在用以使漏极电流流过的漏极偏置扩散层25窄且薄时较高。
因此，本发明的目的是提供一种半导体器件，其具有稳定的高击穿电压，和低的通路电阻，以及一种制造该半导体器件的方法。
按照本发明的一个方面，提供一种CMOS结构的半导体器件，其包括由第一导电型的第一和第二衬底组成的SOI衬底，其通过其间嵌入的氧化膜而整体地相互连接在一起，和一对MOS结构的偏置晶体管，其分别为第一和第二导电型，晶体管设置在SOI结构中并相互隔离，第二导电型晶体管为LMOS结构，第一导电型晶体管为LDMOS(侧双扩散MOS)结构。
在具有LDMOS结构的晶体管中，与源极扩散层分离的专用源极基本扩散层形成在第一衬底上，而与源极基本扩散层相连接的漏极基层形成在第一衬底上。由于漏极基层以与漏极偏置扩散层相同的方式作用，所以具有LDMOS结构的第一导电型晶体管具有稳定的高击穿电压和低的通路电阻，正如第二导电型晶体管一样。第一导电型可以是P型和N型中的一个，而第二导电型为另一个。
按照本发明的另一方面，提供一种CMOS结构的半导体器件，其包括SOI衬底，其由第一导电型的第一和第二衬底构成，在其间由嵌入的氧化膜相互整体连接在一起，和一对MOS结构的偏置晶体管，其分别为第一和第二导电型，晶体管设置在SOI衬底上，并且相互隔离，第二导电型晶体管为LMOS结构，其包括由第一衬底组成的第一导电型源极基层，位于源极基层上的第二导电型的源极接触扩散层，位于源极接触扩散层和源极基层端部上的栅极氧化膜，和位于第一衬底上并在栅极氧化膜下面延伸的第二导电型漏极偏置扩散层，第一导电型晶体管包括位于第一衬底上的第二导电型源极基础扩散层，位于源极基础扩散层上的第一导电型源极扩散层，与源极扩散层电连接的源电极，位于源极扩散层和源极基础扩散层上并折叠成栅极氧化膜的场氧化膜，位于场氧化膜上的栅电极，由第一衬底组成的第一导电型漏极基层，位于漏极基层上并在场氧化膜下面延伸的第一导电型漏极偏置扩散层，和与漏极偏置扩散层电连接的漏电极。
因此，在第一导电型晶体管中，与源极扩散层分离的专用源极基础扩散层位于第一衬底上，并且与源极基础扩散层相连接的漏极基层位于第一衬底上。由于漏极基层以与漏极偏置扩散层相同的方式作用，因此第一导电型晶体管具有稳定的击穿电压和低的通路电阻，正如第二导电型晶体管的情况一样。
按照本发明的再一方面，提供一种CMOS结构的半导体器件，其包括由第一导电型的第一和第二衬底组成的SOI衬底，其通过其间设置的嵌入氧化膜而相互整体地连接在一起，和一对MOS结构的偏置晶体管，其分别为第一和第二导电型，晶体管设置在SOI衬底上并且相互隔离，第二导电型晶体管包括由第一衬底组成的第一导电型源极基层，位于源极基层上的第二导电型的源极接触扩散层，与源极接触扩散层电连接的源电极，位于源极接触扩散层和源极基层端部上的栅极氧化膜，位于栅极氧化膜上的栅电极，位于第一衬底上并在栅极氧化膜下面延伸的第二导电型漏极偏置扩散层，和与漏极偏置扩散层电连接的漏电极，第一导电型的晶体管包括位于第一衬底上的第二导电型源极基础扩散层，位于源极基础扩散层上的第一导电型源极扩散层，与源极扩散层电连接的源电极，位于源极扩散层和源极基础扩散层端部上并折叠成栅极氧化膜的场氧化膜，位于场氧化膜上的栅电极，由第一衬底组成的第一导电型漏极基层，位于漏极基层上并在场氧化膜下面延伸的第一导电型的漏极偏置扩散层，和与漏极偏置扩散层电连接的漏电极。
因此，在第一导电型晶体管中，与源极扩散层分离的专用源极基础扩散层位于第一衬底上，并且与源极基础扩散层相连接的漏极基层位于第一衬底上。由于漏极基层以与漏极偏置扩散层相同的方式作用，因此第一导电型晶体管具有稳定的击穿电压和低的通路电阻，正如第二导电型晶体管的情况一样。
按照本发明的还一个方面，提供一种CMOS结构的半导体器件，其包括由第一导电型的第一和第二衬底组成的SOI衬底，其通过其间设置的嵌入氧化膜而相互整体地连接在一起，和一对MOS结构的偏置晶体管，其分别为第一和第二导电型，晶体管设置在SOI衬底上并且相互隔离，第二导电型晶体管包括由第一衬底组成的第一导电型源极基层，位于源极基层上的第一导电型源极屏蔽扩散层，位于源极屏蔽扩散层上的第二导电型源极接触扩散层，位于源极屏蔽扩散层上与源极接触扩散层相邻的第一导电型反栅极接触扩散层，位于反栅极接触扩散层和源极接触扩散层上的源电极，位于源极接触扩散层和源极基层端部上的栅极氧化膜，位于栅极氧化膜上的栅电极，位于栅电极上的栅延伸电极，位于第一衬底上并在栅氧化膜下面延伸的第二导电型漏极偏置扩散层，位于漏极偏置扩散层上的第二导电型漏极接触扩散层，和位于漏极接触扩散层上的漏电极，第一导电型的晶体管包括位于第一衬底上的第二导电型源极基础扩散层，位于源极基础扩散层上的第一导电型源极扩散层，位于源极扩散层上的第一导电型源极接触扩散层，位于源极基础扩散层上与源极接触扩散层相邻的第二导电型反栅极接触扩散层，位于源极接触扩散层和反栅极接触扩散层上的源电极，位于源极扩散层和源极基础扩散层端部上并折叠成栅极氧化膜的场氧化膜，位于场氧化膜上的栅电极，位于栅电极上的栅延伸电极，由第一衬底组成的第一导电型漏极基层，位于漏极基层上并在场氧化膜下面延伸的第一导电型漏极偏置扩散层，位于漏极偏置扩散层上的第一导电型漏极接触扩散层，和位于漏极接触扩散层上的漏电极。
因此，在第一导电型的晶体管中，与源极扩散层分离的专用源极基础扩散层位于第一衬底上，并且与源极基础扩散层相连接的漏极基层位于第一衬底上。由于漏极基层以与漏极偏置扩散层相同的方式作用，因此第一导电型晶体管具有稳定的击穿电压和低的通路电阻，正如第二导电型晶体管的情况一样。
在按照本发明上述各方面的半导体器件中，第一导电型晶体管的源极基础扩散层和第二导电型晶体管的漏极偏置扩散层由第一衬底的表面延伸到嵌入的氧化膜的表面上。
因此，在制造上述半导体器件的过程中，当第一导电型晶体管的源极基础扩散层和第二导电型晶体管的漏极偏置扩散层通过将杂质扩散到第一衬底中而形成时，杂质的扩散会在嵌入氧化膜的位置上停止。因此，这些扩散层会稳定地形成恒定的形状。
按照本发明还提供一种制造CMOS结构的半导体器件的方法，其具有由第一导电型的第一和第二衬底组成的SOI衬底，其间由设置的嵌入氧化膜而相互整体地连接在一起，MOS结构的第一偏置晶体管，其为第一导电型并且设置在SOI衬底上，和MOS结构的第二偏置晶体管，其为第二导电型并且设置在SOI衬底上，该方法包括下列步骤将杂质扩散到第一衬底上的预定位置中，以便同时形成第一晶体管的第二导电型漏极基础扩散层和第二晶体管的第二导电型漏极偏置扩散层，将杂质扩散到第一衬底上的预定位置中，以便同时形成源极扩散层和漏极偏置扩散层，其为第一晶体管的第一导电型和第二晶体管的第一导电型源极扩散层，同时形成折叠成第一晶体管的栅极氧化膜的场氧化膜和在第一衬底上表面上的第二晶体管的场氧化膜，在第一衬底的整个上表面上的场氧化膜上形成热氧化膜和导电膜，将热氧化膜和导电膜构图以形成带有热氧化膜的第二晶体管的栅极氧化膜和带有导电膜的第一和第二晶体管的栅电极，将杂质扩散到第一衬底上的预定位置中，以形成第一和第二晶体管的源极接触扩散层和漏极接触扩散层，在第一衬底的预定位置上形成沟槽，并用层叠的氧化膜填充沟槽，以使第一和第二晶体管相互隔离，和在第一衬底的预定位置上形成接触孔，并将电极通过接触孔而连接到接触扩散层上。
因此，在第一晶体管中，与源极扩散层分离的专用源极基础扩散层位于第一衬底上，并且与源极接触扩散层相连的漏极基层位于第一衬底上。由于漏极基层以与漏极偏置扩散层相同的方式作用，因此第一晶体管具有稳定的高击穿电压和低的通路电阻，与第二晶体管的情况一样。
衬底的上表面或诸如此类在本说明书中所称的意指表面形成有膜或层的衬底的表面或类似物，当半导体器件制造或使用时，实际上没必要朝上取向。
上述制造方法进一步包括下列步骤将杂质由第一衬底的表面扩散到嵌入氧化膜的表面，由此形成第一晶体管的第二导电型源极基础扩散层和第二晶体管的第二导电层漏极偏置扩散层。
由此，可以将通过使杂质扩散到第一衬底中而形成的第一晶体管的源极基础扩散层和第二晶体管的漏极偏置扩散层稳定地制成恒定形状。
通过参照表示本发明实例的附图的下列描述，将使本发明的上述和其他的目的、特征和优点更为清楚。
附图的简要说明。
图1是表示常用半导体器件的CMOS电路多层结构的局部垂直截面图；图2(a)和2(b)是表示制造图1中所示CMOS电路过程的第一和第二步骤的局部垂直截面图；图3(a)和3(b)是表示制造图1中所示CMOS电路过程的第三和第四步骤的局部垂直截面图；图4(a)和4(b)是表示制造图1中所示CMOS电路过程的第五和第六步骤的局部垂直截面图；图5(a)和5(b)是表示制造图1中所示CMOS电路过程的第七和第八步骤的局部垂直截面图；图6是表示按照本发明的半导体器件的CMOS电路多层结构的局部垂直截面图；图7(a)和7(b)是表示制造图6所示CMOS电路过程的第一和第二步骤的局部垂直截面图8(a)和8(b)是表示制造图6所示CMOS电路过程的第三和第四步骤的局部垂直截面图；图9(a)和9(b)是表示制造图6所示CMOS电路过程的第五和第六步骤的局部垂直截面图；图10(a)和10(b)是表示制造图6所示CMOS电路过程的第七和第八步骤的局部垂直截面图；和图11是表示按照本发明的CMOS电路和常用CMOS电路的偏置长度与击穿电压之间关系的示意图。
优选实施例的详细说明。
下面将参照图6至11来描述按照本发明的半导体器件以及制造该半导体器件的方法。与图1至5(b)中所示常用半导体器件相同的半导体器件的各部件由相同的参考标号表示，并且将不在下面加以详细描述。
图6是表示按照本发明半导体器件的CMOS电路多层结构的局部垂直截面图，和图7(a)至10(b)是表示制造图6所示CMOS电路连续步骤的局部垂直截面图。图11是表示按照本发明的CMOS电路LDMOS(侧双扩散MOS)结构的P沟道第一晶体管和常用CMOS电路LMOS结构的P沟道第一晶体管的偏置长度与击穿电压之间关系的示意图。
所示出的按照本发明的CMOS电路是为了便于理解其多层结构。虽然在淀积方向上各层与膜之间所示出的位置关系反映出实际结构，但是其各层与膜之间的尺寸关系不同于实际电路。
下面将描述按照本发明的半导体器件，假设各层以向上的方向连续地形成在SOI衬底上。为了便于理解借助于实例而使用该方向，该方向将不限制实际制造和使用半导体器件的任何方向。具有较高浓度的各层和膜用P+和N+表示，具有较低浓度的各层和膜用P-和N-表示。在图6至10(b)以及其他附图中，所示出的“P+”,“N+”,“P-”,“N-”分别意指“P+”,“N+”,“P-”,“N-”。
如图6所示，CMOS电路100具有单一P型SOI衬底2，其P型为第一导电型。在SOI衬底2上，设置有第一导电型的P沟道第一晶体管101和第二导电型N沟道第二晶体管102。第一和第二晶体管101,102的每个均为偏置结构。然而，不象图1所示的常用的CMOS电路1那样，第二晶体管102为LMOS结构，并且第一晶体管101为LDMOS结构。
SOI衬底2包括第一和第二衬底5,6，其每个均为P-型的第一导电型。第一和第二衬底5,6通过嵌入的氧化膜7而相互整体地连接起来。第一和第二晶体管101,102只设置在第一衬底5上，其位于嵌入的氧化膜7的上面。第一和第二晶体管101,102通过沟槽8和层叠的氧化膜9而相互隔离。
P沟道第一晶体管101包括源极111，位于源极111内部的栅极112，和位于其中央的漏极113。源极111具有N-型源极基础扩散层114，其位于第一衬底5上。
第一晶体管3的源极111包括位于源极基础扩散层114上的P型源极扩散层121，位于P型源极扩散层121上表面上的P+型源极接触扩散层122，和位于P+型源极接触扩散层122外部N-型源极基础扩散层114上的N+型反栅极接触扩散层123。源电极124位于接触扩散层122,123上。
第一晶体管101的漏极113包括位于P-型第一衬底5上的漏极基层125，位于漏极基层125上的P型漏极偏置扩散层126，和位于漏极偏置扩散层126上表面上中央的P+型漏极接触扩散层127。漏电极128位于P+型漏极接触扩散层127的上表面上。
漏极偏置扩散层126和源极扩散层121由各接触扩散层127,122向栅极112突起，并且折叠成栅极氧化膜的场氧化膜129位于漏极偏置扩散层126和源极偏置扩散层121偏置区域的上表面上。栅电极130位于场氧化膜129的上表面上，并且栅伸长电极131位于栅电极130的上表面上。
N沟道第二晶体管102以与P沟道第一晶体管101并列的关系而设置。N沟道第二晶体管102在结构上与图1所示常用CMOS电路的N沟道第二晶体管4相同。与N沟道第二晶体管4相同的N沟道第二晶体管102的那些部件采用同样的参考保护来表示，下面将不作详细的描述。
在上述结构的CMOS电路中，P沟道第一晶体管101和N沟道第二晶体管102均为偏置结构。第二晶体管102为LMOS结构，而第一晶体管101为LDMOS结构。因此，第一晶体管101具有增加的击穿电压和降低的通路电阻。
下面将描述击穿电压增加和通路电阻减低的原因。如上所述，偏置型晶体管101,102的击穿电压可通过漏极偏置扩散层126,55和源极基(扩散)层50,114之间的连接状态来决定。在CMOS电路100中，以P-型第一衬底5形式的漏极基层125可与漏极偏置扩散层126整体地连接起来，并且这两层125,126可起着单一漏极偏置扩散层的作用。
由P-型第一衬底5组成的漏极基层125可连接于N-型源极基础扩散层114上，其中扩散层114可通过将磷杂质等扩散到第一衬底5中而形成。因此，由于杂质只扩散一次而形成源极基础扩散层114，所以第一晶体管101的基础电压是稳定的。
第一晶体管101的击穿电压还可取决于漏极基层125和源极基础扩散层114之间连接边界的弯曲半径。由于由层125,126组成的漏极偏置扩散层114与第二晶体管102的漏极偏置扩散层55一样深，所以漏极基层125与源极基础扩散层114之间连接边界的弯曲半径是大的，由此可稳定第一晶体管101的击穿电压。
本发明人制造出常用CMOS电路1并按照本发明制造出CMOS电路100，并且测量了其第一晶体管3,101偏置长度和击穿电压之间的关系。如图11所示，采用常用结构，击穿电压在约280V下达到饱和，即使在其中的偏置长度增加到18μm。而采用按照本发明的结构，如果击穿电压为约280V的话，则偏置长度约为13μm，而如果偏置长度增加到约16μm的话，则击穿电压为300V或更高。
由于CMOS电路100第一晶体管101的击穿电压因其结构而变高，所以第一晶体管101可减小尺寸并因此可降低其所占有的面积。因此，可减小CMOS电路100的芯片面积，并且可削减结构复杂并昂贵的SOI衬底2的材料量。
例如，采用常用CMOS电路1，第一晶体管3会占有CMOS电路整个面积的40％。而采用CMOS电路100，由第一晶体管101所占有的面积可以减小由常用CMOS电路1第一晶体管3所占有的面积，并因此可将第一晶体管101的整个面积减小大约20％。
进一步地，由于第一晶体管101具有漏极电流，其会流过象第二晶体管102漏极偏置扩散层55那么宽而深的漏极偏置扩散层，因此，第一晶体管101的通路电阻相对较低。例如，如果第一晶体管101的击穿电压与常用CMOS电路1的第一晶体管3一样的话，那么第一晶体管101的通路电阻约为第一晶体管3通路电阻的一半。
总之，偏置结构的第一和第二晶体管101,102二者具有稳定和高的击穿电压，占有相对小的面积，并且对于漏极电流具有小的通路电阻。还有，可将CMOS电路100用作高性能、小尺寸驱动电路，如用于等离子显示屏。
采用CMOS电路100，由于同时形成的LDMOS结构的第一晶体管101的源极基础扩散层114和第二晶体管102的漏极偏置扩散层50，所以不会使制造CMOS电路100过程的步骤数量大于制造常用CMOS电路1过程的步骤数量。
下面参照图7(a)至10(b)来简要描述制造CMOS电路100的过程。
如图7(a)所示，P-型硅的第一和第二衬底5,6可通过以具有约2μm厚度的SIO2膜形式的嵌入氧化膜7而相互连接在一起。第一衬底5可磨成约5μm的厚度，由此制成单一的SOI衬底2。
然后，如图7(b)所示，在第一衬底5的上表面上形成预定形状的掩模141。将磷杂质由离子注入法通过掩模141的开孔而引入第一衬底5中。将组件加热使引入的磷向下扩散到嵌入的氧化膜7的上表面上，由此同时形成第一晶体管101的N-型源极基础扩散层114和第二晶体管102的漏极偏置扩散层55。
然后，如图8(a)所示，在除去掩模141以后，形成另一形状的掩模142。然后将硼杂质由离子注入法通过掩模141的开孔而引入第一衬底5。将组件加热使引入的硼由第一衬底5的表面扩散到1-2μm范围的深度，由此同时形成第一晶体管101的P型源极扩散层121和漏极偏置扩散层126以及第二晶体管102的源极屏蔽扩散层51。此后，如图8(b)所示，除去掩模142，然后通过LOCOS将场氧化膜129,58形成0.5-1.0μm范围的厚度。
在按照CVD法所形成现有整个表面上形成热氧化膜和多晶硅膜，并且扩散磷杂质以使多晶硅膜导电。如图9(a)所示，然后将导电的多晶硅膜和热氧化膜同时构图，由此形成具有热氧化膜的第二晶体管102的栅极氧化膜59和具有导电多晶硅膜的第一和第二晶体管101,102的栅电极130,60。
然后形成预定形状(未示出)的掩模，并且将磷和硼引入各个区域中，由此形成第一和第二晶体管101,102的接触扩散层122,123,127,52,53,56，如图9(b)所示。
然后，如图10(a)所示，具有100nm厚度的氧化膜可通过CVD法形成，并且可构图成掩模143。此后，在第一和第二晶体管101,102周围由腐蚀掉掩模143的硅而形成沟槽8。如图10(b)所示，将层叠的氧化膜9淀积到1-2μm范围的厚度，以便填满沟槽8，由此使第一和第二晶体管101,102相互隔开。
此后，如图6所示，在层叠氧化膜9的各个区域上确定各接触孔，并且通过溅射铝等而形成0.5-2.0μm范围厚度的第一和第二晶体管101,102的电极124,128,131,54,57,61。采用该方法，可获得CMOS电路100。
按照本发明的CMOS电路100第一晶体管101的源极基础扩散层114和漏极基层125在结构上大于常用CMOS电路1的第一晶体管3。
按照制造CMOS电路100的方法，形成第二晶体管102的漏极偏置扩散层55和源极基层50的同时可形成第一晶体管101的源极基础扩散层114和漏极基层125。因此，无需附加步骤便可形成源极基础扩散层114和漏极基层125，由此不会降低CMOS电路100的生产率。
在所示实施例中，LMOS结构的P沟道第一晶体管101和LDMOS结构的N沟道第二晶体管102是形成在P型SOI衬底2上。然而，LDMOS结构的N沟道第一晶体管和LMOS结构的P型第二晶体管可形成在N型衬底上。
当在所示实施例中第一衬底5具有5μm厚度并且嵌入氧化层7具有2μm厚度时，它们可设定为不同的厚度。当第一衬底5和嵌入的氧化层7的厚度增加时，晶体管101,102的击穿电压会增加。然而，如果第一衬底5的厚度增加的话，那么将难以形成并填充沟槽8，而如果嵌入氧化层7的厚度增加的话，SOI衬底2会增大翘曲，使其难以增加电路集成的水平。
因此，就所需性能水平和器件要求来说，最好是适当地设定第一衬底5和嵌入氧化层7的厚度。实际上，最好是第一衬底5的厚度处于3-10μm的范围，而嵌入氧化层7的厚度处于1-3μm的范围。
栅极氧化膜59和折叠成栅极氧化膜的场氧化膜129的厚度应最好是有所增加，以便增加第一和第二晶体管101,102的击穿电压。然而，这些氧化膜59，129在其具有所需厚度的情况下应最好是不要太厚。
如果沟槽8较窄的话，电路面积会较小，并且沟槽8很容易用层叠的氧化膜9来填充。沟槽8的大小取决于腐蚀技术，按照腐蚀技术的现有水平，每个沟槽8具有的尺寸比(深度比宽度)=5∶1。
由介电强度的观点来说，层叠氧化膜9可较厚。然而，层叠氧化膜9最好具有适当的厚度，以允许在其上较容易确定接触孔。为了使层叠的氧化膜9尽可能地平整，其最好是通过淀积若干次绝缘材料，在其进行深腐蚀的同时淀积绝缘材料，或同时淀积所有绝缘材料然后磨平淀积的绝缘材料。
当电极124,128,131,54,57,61由金属制成时，如果接触孔较小的话，那么接触孔会首先通过溅射由钨而填充，然后由铝制成电极。较厚的金属电极124,128,131,54,57,61容量较大，并且便于使较大的电流通过。然而，由微观结构处理的观点来说，电极的厚度应设定为适当的数值。
按照本发明的半导体器件可提供下列优点按照本发明的第一方面，可提供一种CMOS结构的半导体器件，其包括由第一导电型的第一和第二衬底组成的SOI衬底，其是通过其间嵌入的氧化膜而相互整体地连接在一起，和一对MOS结构的偏置晶体管，其分别为第一和第二导电型，晶体管可设置在SOI衬底上并且相互隔离，第二导电型的晶体管为LMOS结构，第一导电型的晶体管为LDMOS结构。由此，第一导电型的晶体管就象第二导电型晶体管一样具有稳定而且高的击穿电压和低的通路电阻，并且占有的面积减少。因此，半导体器件具有尺寸小、制造便宜，和性能水平高的特点。
按照本发明第二方面，第二导电型晶体管包括由第一衬底组成的第一导电型的源极基层，位于源极基层上的第二导电型的源极接触扩散层，位于源极接触扩散层和源极基层端部上的栅极氧化膜，和位于第一衬底上并在栅极氧化膜的下面延伸的第二导电型的漏极偏置扩散层，而第一导电型晶体管包括位于第一衬底上的第二导电型的源极基础扩散层，位于源极基础扩散层上的第一导电型的源极扩散层，与源极扩散层电连接的源电极，位于源极扩散层和源极基础扩散层端部上并折叠成栅极氧化膜的场氧化膜，位于场氧化膜上的栅电极，由第一衬底组成的第一导电型的漏极基层，位于漏极基层上并在场氧化膜下面延伸的第一导电型的漏极偏置扩散层，和与漏极偏置扩散层电连接的漏电极。由此，第一导电型晶体管与第二导电型晶体管一样具有稳定而高的击穿电压和低的通路电阻，并且占有面积减少。因此，半导体器件具有尺寸小、制造便宜，和性能水平高的特点。
按照本发明第三方面，第二导电型晶体管包括由第一衬底组成的第一导电型的源极基层，位于源极基层上的第二导电型的源极接触扩散层，与源极接触扩散层电连接的源电极，位于源极接触扩散层和源极基层端部上的栅极氧化膜，位于栅极氧化膜上的栅电极，位于第一衬底上并在栅极氧化膜下面延伸的漏极偏置扩散层，和与漏极偏置电连接的漏电极，而第一导电型晶体管包括位于第一衬底上的第二导电型的源极基础扩散层，位于源极基础扩散层上的第一导电型的源极扩散层，与源极扩散层电连接的源电极，位于源极扩散层和源极基础扩散层端部上并折叠成栅极氧化膜的场氧化膜，位于场氧化膜上的栅电极，由第一衬底组成的第一导电型的漏极基层，位于漏极基层上并在场氧化膜下面延伸的第一导电型的漏极偏置扩散层，和与漏极偏置扩散层电连接的漏电极。由此，第一导电型晶体管与第二导电型晶体管一样具有稳定而高的击穿电压和低的通路电阻，并且占有的面积减少。因此，半导体器件具有尺寸小、制造便宜，和性能水平高的特点。
按照本发明的第四方面，提供一种CMOS结构的半导体器件，其包括由第一导电型的第一和第二衬底组成的SOI衬底，其中在其间是通过嵌入的氧化膜而相互整体地连接在一起的，和一对MOS结构的偏置晶体管，其分别为第一和第二导电型，其晶体管设置在SOI衬底上并且相互隔离，第二导电型晶体管包括由第一衬底组成的第一导电型的源极基层，位于源极基层上的第一导电型的源极屏蔽扩散层，位于源极屏蔽扩散层上的第二导电型的源极接触扩散层，位于与源极接触扩散层相邻的源极屏蔽扩散层上的第一导电型的反栅极接触扩散层，位于反栅极接触扩散层和源极接触扩散层上的源电极，位于源极接触扩散层和源极基层端部上的栅极氧化膜，位于栅极氧化膜上的栅电极，位于栅电极上的栅延伸电极，位于第一衬底上并在栅极氧化膜下面延伸的第二导电型的漏极偏置扩散层，位于漏极偏置扩散层上的第二导电型的漏极接触扩散层，和位于漏极接触扩散层上的漏电极，而第一导电型晶体管包括位于第一衬底上的第二导电型的源极基础扩散层，位于源极基础扩散层上的第一导电型的源极扩散层，位于源极扩散层上的第一导电型的源极接触扩散层，位于与源极接触扩散层相邻的源极基础扩散层上的第二导电型的反栅极接触扩散层，位于源极接触扩散层和反栅极接触扩散层上的源电极，位于源极扩散层和源极基础扩散层端部上并折叠成栅极氧化膜的场氧化膜，位于场氧化膜上的栅电极，位于栅电极上的栅延伸电极，由第一衬底组成的第一导电型的漏极基层，位于漏极基层上并在场氧化膜下面延伸的第一导电型的漏极偏置扩散层，位于漏极偏置扩散层上的第一导电型的漏极接触扩散层，和位于漏极接触扩散层上的漏电极。由此，第一导电型晶体管与第二导电型晶体管一样具有稳定而高的击穿电压和低的通路电阻，并且占有面积减少。因此，半导体器件具有尺寸小、制造便宜，和性能水平高的特点。
按照本发明第五方面，在按照第二方面的半导体器件中，第一导电型晶体管的源极基础扩散层和第二导电型晶体管的漏极偏置扩散层由第一衬底的表面延伸到嵌入的氧化膜表面。由此，在制造半导体器件的过程中，当第一导电型晶体管的源极基础扩散层和第二导电型晶体管的漏极偏置扩散层是通过将杂质扩散到第一衬底中而制成时，杂质的扩散在嵌入氧化膜的位置上停止。这些扩散层可稳定地制成恒定的形状，并且半导体器件具有稳定的性能水平。
按照本发明的第六方面，在按照第三方面的半导体器件中，第一导电型晶体管的源极基础扩散层和第二导电型晶体管的漏极偏置扩散层可由第一衬底的表面延伸到嵌入的氧化膜的表面。由此，在制造半导体器件的过程中，当第一导电型晶体管的源极基础扩散层和第二导电型晶体管的漏极偏置扩散层是通过将杂质扩散到第一衬底中而制成时，杂质的扩散在嵌入氧化膜的位置上停止。因此，这些扩散层可稳定地制成恒定形状，并且半导体器件具有稳定的性能水平。
按照本发明的第七方面，在按照第四方面的半导体器件中，第一导电型的源极基础扩散层和第二导电型晶体管的漏极偏置扩散层可由第一衬底的表面延伸到嵌入的氧化膜的表面。由此在制造半导体器件的过程中，当第一导电型的源极基础扩散层和第二导电型晶体管的漏极偏置扩散层是通过将杂质扩散到第一衬底中时，杂质的扩散在嵌入氧化膜的位置上停止。因此，这些扩散层可稳定地形成恒定的形状，并且半导体器件具有稳定的性能水平。
按照本发明的第八方面，还提供一种制造CMOS结构的半导体器件，其具有由第一导电型的第一和第二衬底组成的SOI衬底，其是通过其间嵌入的氧化膜而相互整体地连接在一起，MOS结构的第一偏置晶体管，其为第一导电型并位于SOI衬底上，和MOS结构的第二偏置晶体管，其为第二导电型并位于SOI衬底上，该方法包括下列步骤将杂质扩散到第一衬底的预定位置中，以同时形成第一晶体管的第二导电型的源极基础扩散层和第二晶体管的第二导电型的漏极偏置扩散层，将杂质扩散到第一衬底的预定位置中，以同时形成源极扩散层和漏极偏置扩散层，其为第一晶体管的第一导电型和第二晶体管的第一导电型的源极扩散层，同时在第一衬底的上表面上形成折叠成第一晶体管栅极氧化膜的场氧化膜和第二晶体管的场氧化膜，在第一衬底的整个表面上的场氧化膜上形成热氧化膜和导电膜，将热氧化膜和导电膜进行构图，以形成具有热氧化膜的第二晶体管的栅极氧化膜和具有导电膜的第一和第二晶体管的栅电极，将杂质扩散到第一衬底的预定位置中，以形成第一和第二晶体管的源极接触扩散层和漏极接触扩散层，在第一衬底的预定位置上形成沟槽并用层叠的氧化膜填充沟槽以使第一和第二晶体管相互隔离，和在第一衬底的预定位置上形成接触孔并将电极通过接触孔连接于接触扩散层上。
因此，在第一晶体管中，第一晶体管具有稳定而高的击穿电压和低的通路电阻，并且占有面积减少。因此，半导体器件具有尺寸小、制造便宜，和性能水平高的特点。因为第一晶体管的漏极基层和源极基础扩散层是与第二晶体管的漏极基层和源极基层同时形成，所以半导体器件可以以良好的生产率而制成。
按照本发明的第九方面，按照第八方面的方法进一步包括下列步骤将杂质由第一衬底的表面扩散到嵌入氧化膜的表面上，由此形成第一晶体管的第二导电型的源极基础扩散层和第二晶体管的第二导电型的漏极偏置扩散层。
由此，通过将杂质扩散到第一衬底中而形成的第一晶体管的源极基础扩散层和第二晶体管的漏极偏置扩散层可稳定地形成恒定的形状。因此可以制造具有稳定性能水平的半导体器件。
在使用特定术语描述了本发明的优选实施例的同时，其描述仅仅是用以说明的目的，可以理解，可对其进行各种变形和变化，而其均不会脱离下列权利要求所限定的精神和范围。
权利要求
1.一种CMOS结构的半导体器件，其包括由第一导电型的第一和第二衬底组成的SOI衬底，其中其间是通过嵌入的氧化膜而相互整体地连接在一起；和一对MOS结构的偏置晶体管，其分别为第一和第二导电型，所述晶体管设置在所述SOI衬底上并且相互隔离；所述第二导电型的晶体管为LMOS结构；所述第一导电型的晶体管为LCMOS结构。
2.一种CMOS结构的半导体器件，其包括由第一导电型的第一和第二衬底组成的SOI衬底，其中其间是通过嵌入的氧化膜而相互整体地连接在一起；和一对MOS结构的偏置晶体管，其分别为第一和第二导电型，所述晶体管设置在所述SOI衬底上并且相互隔离；所述第二导电型的晶体管为LMOS结构，其包括由所述第一衬底组成的第一导电型的源极基层；位于所述源极基层上的第二导电型的源极接触扩散层；位于所述源极接触扩散层和所述源极基层端部上的栅极氧化膜；和设置在所述第一衬底上并在所述栅极氧化膜下面延伸的第二导电型的漏极偏置扩散层；所述第一导电型的晶体管包括设置在所述第一衬底上的第二导电型的源极基础扩散层；位于所述源极基础扩散层上的第一导电型的源极扩散层；与所述源极扩散层电连接的源电极；位于所述源极扩散层和所述源极基础扩散层端部上并折叠成栅极氧化膜的场氧化膜；位于所述场氧化膜上的栅电极；由所述第一衬底组成的第一导电型的漏极基层；位于所述漏极基层上并在所述场氧化膜下面延伸的第一导电型的漏极偏置扩散层；和与所述漏极偏置扩散层电连接的漏电极。
3.一种CMOS结构的半导体器件，其包括由第一导电型的第一和第二衬底组成的SOI衬底，其中其间是通过嵌入的氧化膜而相互整体地连接在一起；和一对MOS结构的偏置晶体管，其分别为第一和第二导电型，所述晶体管设置在所述SOI衬底上并且相互隔离；第二导电型的所述晶体管包括由所述第一衬底组成的第一导电型的源极基层；位于所述源极基层上的第二导电型的源极接触扩散层；与所述源极接触扩散层电连接的源电极；位于所述源极接触扩散层和所述源极基层端部上的栅极氧化膜；位于所述栅极氧化膜上的栅电极；设置在所述第一衬底上并在所述栅极氧化膜下面延伸的第二导电型的漏极偏置扩散层；和与所述漏极偏置扩散层电连接的漏电极；第一导电型的所述晶体管包括设置在所述第一衬底上的第二导电型的源极基础扩散层；位于所述源极基础扩散层上的第一导电型的源极扩散层；与所述源极扩散层电连接的源电极；位于所述源极扩散层和所述源极基础扩散层端部上并折叠成栅极氧化膜的场氧化膜；位于所述场氧化膜上的栅电极；由所述第一衬底组成的第一导电型的漏极基层；位于所述漏极基层上并在所述场氧化膜下面延伸的第一导电型的漏极偏置扩散层；和与所述漏极偏置扩散层电连接的漏电极。
4.一种CMOS结构的半导体器件，其包括由第一导电型的第一和第二衬底组成的SOI衬底，其中其间是通过嵌入的氧化膜而相互整体地连接在一起；和一对MOS结构的偏置晶体管，其分别为第一和第二导电型，所述晶体管设置在所述SOI衬底上并且相互隔离；所述第二导电型晶体管包括由所述第一衬底组成的第一导电型的源极基层；位于所述源极基层上的第一导电型的源极屏蔽扩散层；位于所述源极屏蔽扩散层上的第二导电型的源极接触扩散层；位于与所述源极接触扩散层相邻的所述源极屏蔽扩散层上的第一导电型反栅极接触扩散层；位于所述反栅极接触扩散层和所述源极接触扩散层上的源电极；位于所述源极接触扩散层和所述源极基端部上的栅极氧化膜；位于所述栅极氧化膜上的栅电极；位于栅电极上的栅极延伸电极；设置在所述第一衬底上并在所述栅极氧化膜下面延伸的第二导电型的漏极偏置扩散层；位于所述漏极偏置扩散层上的第二导电型的漏极接触扩散层；和位于所述漏极接触扩散层上的漏电极；所述第一导电型晶体管包括设置在所述第一衬底上的第二导电型的源极基础扩散层；位于所述源极基础扩散层上的第一导电型的源极扩散层；位于所述源极扩散层上的第一导电型的源极接触扩散层；位于与所述源极接触扩散层相邻的所述源极基础扩散层上的第二导电型的反栅极接触扩散层；位于所述源极接触扩散层和所述反栅极接触扩散层上的源电极；位于所述源极扩散层和所述源极基础扩散层端部上并折叠成栅极氧化膜的场氧化膜；位于所述场氧化膜上的栅电极；位于所述栅电极上的栅极延伸电极；由所述第一衬底组成的第一导电型的漏极基层；位于所述漏极基层上并在所述场氧化膜下面延伸的第一导电型的漏极偏置扩散层位于所述漏极偏置扩散层上的第一导电型的漏极接触扩散层；和位于所述漏极接触扩散层上的漏电极。
5.按照权利要求2的半导体器件，其中第一导电型的所述晶体管的所述源极基础扩散层和第二导电型的所述晶体管的所述漏极偏置扩散层由所述第一衬底的表面延伸到所述嵌入氧化膜的表面上。
6.按照权利要求3的半导体器件，其中第一导电型的所述晶体管的所述源极基础扩散层和第二导电型的所述晶体管的所述漏极偏置扩散层由所述第一衬底的表面延伸到所述嵌入氧化膜的表面上。
7.按照权利要求4的半导体器件，其中第一导电型的所述晶体管的所述源极基础扩散层和第二导电型的所述晶体管的所述漏极偏置扩散层由所述第一衬底的表面延伸到所述嵌入氧化膜的表面上。
8.一种制造CMOS结构的半导体器件的方法，其中所述结构具有由第一导电型的第一和第二衬底组成的SOI衬底，其中在其间通过嵌入的氧化膜而相互整体地连接在一起，MOS结构的第一偏置晶体管，其为第一导电型并设置在所述SOI衬底上，和MOS结构的第二偏置晶体管，其为第二导电型并设置在所述SOI迟到上，所述方法包括下列步骤将杂质扩散到所述第一衬底的预定位置中，以便同时形成所述第一晶体管的第二导电型的源极基础扩散层和所述第二晶体管的第二导电型的漏极偏置扩散层；将杂质扩散到所述第一衬底的预定位置中，以便同时形成源极扩散层和漏极偏置扩散层，其为所述第一晶体管的第一导电型，和所述第二晶体管的第一导电型的源极扩散层；同时形成折叠成所述第一晶体管的栅极氧化膜的场氧化膜和在所述第一衬底的上表面上的所述第二晶体管的场氧化膜；在所述第一衬底的整个表面上的场氧化膜上形成热氧化膜和导电氧化膜，将热氧化膜和导电氧化膜构图，以形成具有热氧化膜的所述第二晶体管的栅极氧化膜和具有所述导电氧化膜的所述第一和第二晶体管的栅电极；将杂质扩散到所述第一衬底的预定中，以便形成所述第一和第二晶体管的源极接触扩散层和漏极接触扩散层；在所述第一衬底的预定位置上形成沟槽，并用层叠氧化膜来填充沟槽，使所述第一和第二晶体管相互隔离；和在所述层叠氧化膜的预定位置上形成接触孔，并通过接触孔将电极连接到接触扩散层上。
9.按照权利要求8的方法，其进一步包括下列步骤将杂质由所述第一衬底的表面扩散到所述嵌入氧化膜的表面，由此形成所述第一晶体管的第二导电型的源极基础扩散层和所述第二晶体管的第二导电型的漏极偏置扩散层。
全文摘要
一种第二导电型的晶体管为LMOS结构,和第一导电型的晶体管为LDMOS结构。第一导电型的晶体管具有漏极基层,其以与漏极偏置扩散层相同的方式作用,并且形成在与源极基础扩散层分离的衬底上。第一导电型的晶体管与第二导电型晶体管同样地具有稳定而高的击穿电压和低的通路电阻。
文档编号H01L21/8238GK1215926SQ9812455
公开日1999年5月5日 申请日期1998年10月28日 优先权日1997年10月28日
发明者小林研也 申请人:日本电气株式会社