专利名称：备有执行闪速存储器存取控制的存取电路的半导体存储器的制作方法
技术领域：
本发明涉及半导体存储器，特别涉及备有用于执行闪速存储器的存取控制的控制电路的半导体存储器。
近年来，对非易失性存储器的需求越来越大，该存储器在电源关掉的情况下仍能保持存储内容。特别是，能够擦除数据块中的单元所存储的内容的闪速存储器越来越引起人们的注意。与普通的动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)不同，闪速存储器要求不同于电源电压Vdd和地电压GND的电压用于写或擦除数据，也即，该电压不落在电源电压Vdd与地电压GND间的范围内。
在日本专利公开文本No.平成6-150700中，举例示出了在闪速存储器中用于写或擦除数据的电压。
在上述第一个现有技术中，如图9A所示0V电压(GND)施加于在数据写入时与字线相连的控制栅149。并且，在数据写入时，20V电压和GND分别施加于漏极145和P-阱143。在这时，由于在漏极145和控制栅149间产生了20V的电势差，由于Fowler-Nordheim沟道现象从浮栅147抽出电子通过栅极氧化膜146流向漏极145，导致构成存储单元的晶体管的阈值Vtm减小。
相反地，在擦除数据时，如图9B所示20V电压施加于控制栅149。并且，GND施加于源极144和P-阱143，且漏极145开路。在这时，由于产生了与写数据时所产生的电势差方向相反的20V的电势差，由于Fowler-Nordheim沟道现象从P-阱143通过栅极氧化膜146注入到浮栅147，使得存储单元的阈值·Vtm增大。
图10A和10B示出了有关闪速存储器的写和擦除电压的第二个现有技术。
在第二个现有技术中，10V电压在写数据时施加于控制栅149。并且，6V电压、GND和GND分别施加到漏极145、源极144和P-阱143。在这时，沟道电流从源144流向漏145。形成沟道电流的电子通过加于在P-阱143和漏极145间的漏结的高电场加速，形成热电子。上述热电子被控制栅149和P-阱143间的电场吸引，使得一部分注入到浮栅147，由此使得存储单元的阈值Vtm增大。
在擦除数据时，-10V、6V和0V电压分别加于控制栅149、源极144和P-阱143，并且漏极145开路。在这时，由于Fowler-Nordheim沟道现象从控制栅149抽出电子通过栅极氧化膜流向源极144，结果，阈值Vtm减小。
在第一个现有技术中，在写数据时，所施加的20V的高电压跨在阱和漏极问的漏结上，使得存储单元的特性退化，由此降低可靠性。由于在写数据时，高电场加于漏结上，所以产生了热电子和热空穴。这样产生的热空穴被高电场吸引并陷入氧化膜。结果，在栅极绝缘膜上发生如漏电一类的绝缘不良，使可靠性降低。
并且，由于在写数据和擦除数据时都加有高电压，必须使用耐高电压的存储单元。但是，很难使得耐高电压的存储单元小型化。应该注意到，为了增加存储单元的耐压，必须增加的源-漏和P-阱间的耐雪崩电压。于是，在P-阱内的杂质浓度必须被降低。但是，如果在P-阱内的杂质浓度被降低，耗尽层很可能从漏结扩展，结果很可能在源极和漏极间发生穿透。于是，为了保证存储单元的高耐压，源极和漏极必须互相充分隔开以防止穿透。也应该注意到，高电压不仅加于存储单元而且加于用于驱动存储单元的外围电路，这使得必须使用耐高电压的元件来形成外围电路。自然地，和存储单元一样很难将外围电路最小化。
在第二个现有技术中，在执行写数据时，毫安级的沟道电流被允许流过源极和漏极间，而导致大的电流消耗。
在最近几年发展的集成电路中，微型计算机和闪速存储器被安装在同一块芯片上，1.8至5伏的电源电压通过在芯片内的升压电路升压以产生高电压。这样产生的高电压被用于写和擦除数据。但是，升压电路的电流供应能力由电容的电容量决定。因此，为了稳定地提供大电流，必须在芯片内形成具有毫米级面积的电容。很明显，在芯片内形成这样大的电容是不实际的，因为芯片本身的尺寸就是毫米级的。在这种情况下，考虑到最近技术向能够由电池驱动的闪速存储器的方向发展的趋势，必须减小写电流以减少功率消耗。
本发明的第一目的在于提供一种控制电路，该电路使得使用低耐压的存储单元来形成闪速存储器成为可能。
第二目的在于提供控制电路，该电路使得减少功率消耗成为可能。
根据本发明提供了一种半导体存储器，包括存储单元，该存储单元包括半导体衬底，形成在所述半导体衬底内的第一导电类型的阱，在所述阱内形成的第二导电类型的第一和第二区域，使得沟道区域在所述第一和第二区域间形成，形成在所述述沟道区域上面的浮栅，该浮栅具有置于其间用于积累载流子的第一绝缘膜，和形成在所述浮栅上的控制栅，该控制栅具有置于其间的第二绝缘膜；
控制电路，该控制电路在载流子从所述浮栅抽出时，用于将第一极性的第一电压加于所述控制栅，将与第一极性相反的第二极性的第二电压加于所述第一区域。
通过在抽出载流子时，将不同极性的电压加于控制栅和第一区域，在两者间产生较大的电势差。结果，载流子能够容易被抽出。另外，由于高电压没有加在阱和第一区域间的结上，高电场没有加于结上，使其能够抑制在结中热空穴和热电子的产生。
为了更完整地理解本发明和它的优点，可以参照下面的结合附图的描述，在图中；图1是显示根据本发明的第一实施例所述的半导体存储器的框图；图2显示了在写数据时加于存储单元阵列的电压；图3显示了在擦除数据时加于存储单元阵列的电压；图4是显示存储单元的横截面图；图5是显示存储单元的横截面图；图6A显示了在根据本发明的第一实施例所述的半导体存储器中，写数据时加于存储单元的电压和电子的移动；图6B是以放大的形式显示在图6A所示的状态下的在漏结附近的区域的横截面图；图7是显示在根据本发明的第一实施例所述的半导体存储器中，擦除数据时加于存储单元的电压和电子的移动的横截面图；图8显示了在根据本发明的第一实施例所述的半导体存储器中，写数据、读数据和擦除数据时所加的电压，图9A是显示在第一现有技术中写数据时的电压和电子的移动的横截面图；图9B是显示在第一现有技术中擦除数据时的电压和电子的移动的横截面图10A是显示在第二现有技术中写数据时的电压和电子的移动的横截面10B是显示在第二现有技术中擦除数据时的电压和电子的移动的横截面图。
现参照图1对根据本发明的第一实施例的半导体存储器进行描述。如图所示，根据本发明的存储电路包括存储单元阵列4，该阵列由被安排成阵列的存储单元组成，所述存储单元构成电可写可擦除ROM(EEPROM)，该电可写可擦除ROM能够在位线B0到Bn和字线W0到Wn的交叉点上写数据并且能够擦除所写的数据；列译码器2，用于启动通过电源线22提供的电压，即，电源电压Vdd和GND，以根据通过总线21提供的列地址来驱动位线B0到Bn行译码器3，用于启动通过电源线32提供的电压，即，电源电压Vdd和GND，以根据通过总线31提供的行地址来驱动位线W0到Wn以及控制器1，根据通过总线11提供的地址和通过总线12提供的控制数据，用于将后栅极电压通过电源线14提供至存储单元阵列的后栅极端BG，将源极电压通过电源线13提供至源极端S，将列地址提供至总线21，将位线驱动电压提供至电源线22，将行地址提供至总线31，并将字线驱动电压提供至电源线32。
控制器1通过总线11和12接收由如中央处理单元(未示出)一类的控制元件提供的地址数据和控制数据，以根据接收到的地址数据和控制数据来控制存储单元的写、读和擦除数据的三态。控制器1也产生上述操作所需的不同于电源电压Vdd和GND的电压。
现简要描述在本实施例中用到的存储单元。
如图4和5所示，存储单元包括在P-衬底41上的N-阱42内形成的P-阱43；形成在P-阱43内的源区域44和漏区域45；在源区域44和漏区域45间形成的沟道区域内由SiO2形成的80埃厚度的第一绝缘膜(栅氧化膜)46；在栅氧化膜46上形成的浮栅47，该浮栅47具有0.4um的长度和1.1um的宽度；在浮栅47上形成的第二绝缘膜(栅间绝缘膜)48，它对应于电容形式的厚度为120埃的SiO2膜；以及形成在栅间绝缘膜48上的长度为0.4um控制栅49。存储单元具有宽度为0.6um的沟道。各个存储单元被元件隔离区50互相分离。
下面详细描述在操作过程中加于字线W0到Wn、位线B0到Bn、源极线S0、S1、和阱(后栅)的电压。图8显示了在操作过程中的上述电压。
首先，描述涉及的数据写入图2中圆圈内的存储单元的情况。在数据写入时，-9V、6V和0V(GND)电压分别加于如图2所示数据要写入的存储单元的字线W2(控制栅极)、位线B1(漏极)和后栅，且源极开路。如果存储系统由3.3V系统的电源所驱动，在该系统中用到GND和3.3V，而-9V和6V电压必须通过控制器1生成。为了提供这些电压，控制器1将降低到-9V的电压通过电源线32提供到行译码器3并将升高到6V的电压通过电源线21提供到列译码器2，以使将降低的和升高的电压分别提供到选中的字线和位线。另一方面，将0V电压连接到各个未选中的字线和位线，且源极S0和S1开路。
如果存储单元是在擦除状态，即，阈值电压Vtm=5V，在写的初始状态，-7×10-15库仑(fc)的电子出现在浮栅47。上述电子和0.7的电容比使得浮栅47承担-8V的电势。上述的“电容比”指的是当将所有的加于浮栅47的寄生电容量设定为1时，浮栅47和控制栅49间的电容量的比率。结果，在漏极45和浮栅47间产生14V的电势差，如图10A所示，以致产生FN沟道现象。于是通过栅极氧化膜46将电子抽出进入到漏极45。14V的电势差使得漏极45的表面能量深度耗尽。另外，由于在漏极表面的杂质浓度较高，禁带在空间上的宽度缩小到几埃。由此，在价带的电子隧穿到达导带，生成如图10B所示的电子和空穴，图10B以放大的方式显示了在漏结周围的状态。
在这时，从漏极45通过带间的隧穿流至P-阱43的电流大约是每存储单元100nA那么小，使得能够省电。由于在P-阱45内的杂质浓度较高，即，2×1017/cm3，所以在漏结内的耐雪崩电压是9V。在P-阱和漏间的电势差为6V时，该电压比9V的耐雪崩电压低3V，在漏结的最高的电场是不高于5×105/cm3，并且结耗尽层的宽度较窄，即，约为0.2μm。在这种情况下，在源和漏的杂质浓度在浅区约为1×1020/cm3，在深区约为1×1017/cm3。于是，由隧穿带间的势垒而产生的载流子因在耗尽层内的流动而变热的可能性变小，导致不能够得到高可靠性。另外，结耗尽层的较窄的宽度是利于小型化的参数。在本实施例中，源极开路。但是，由于写是基本完全地基于Fowler-Nordheim电流(FN电流)的，写时间和写电流特征即使在源极被设置成0V时也保持不变。如果用这种方式抽出电子，阈值电压Vtm在约500μs内被降低到1V。在这种状态下，浮栅47基本上电中性。于由完成写。
如上所述，漏极45和P-阱43间的电势差减小同时通过用抽出的电子降低漏45的电压并降低控制栅49的电势而在控制栅49和漏极45间保持较大的电势差，结果，在漏结，能够抑制热的载流子的产生。
应该注意到，由于能降低加于漏极45的电压，因此能够增加在P-阱43内的杂质浓度而不降低可靠性，使其能够抑制穿透。
在擦除数据时，关于在擦除单元块内的存储单元，将11V的电压加于各个字线W0到Wn上，将-4V电压加于各个源极线S0和S1，而将-4V电压加于后栅BG(P-阱)，同时位线B0到Bn(漏极)开路，如图3所示。于是，控制器1生成11V和-4V的电压，以将11V电压通过电源线32提供至行译码器3，将-4V电压通过电源线13提供至源极S，并将-4V电压通过电源线14提供至后栅极BG，由此将所需要的电压提供到字线、源极线和后栅。
在数据擦除的初始阶段，存在有被写过状态的存储单元和未被写过状态的存储单元，被写过的存储单元的阈值电压Vtm=1V，未被写过的存储单元的阀值电压Vtm=5V。由于擦除选定阈值电压Vtm=5V的状态，所以其阀值电压Vtm=SV的存储单元的状态不变化。因此，现对阈值电压Vtm=1V的存储单元进行描述。
在阈值电压Vtm=1V的存储单元中，浮栅47基本为中性，正如前面在写数据时所描述的。这种情况和0.7的电容比使得浮栅47承受6.5V的电势。于是，浮栅47和后栅BG间的电势差与浮栅47和源极线S0、S1间的电势差都是10.5V。结果，产生FN沟道现象，允许电子从后栅BG和源极44注入浮栅，以增加晶体管的阈电压的值，正如图7所示。在本实施例中，阈电压值Vtm在50ms的时间内增加到5V(Vtm=5V)。
在这时，P-阱43的表面被转化成N-型，形成源极和漏极间的沟道。但是，由于连接到位线B0到Bn的漏极保持开路，沟道电流不在源极和漏极间流过。应该注意到带间的沟道电流不流动，尽管约有1μA/存储单元的Fowler-Nordheim电流(FN电流)流过，结果能够以很低的功率擦除在单元块内的存储单元的内容。
也应该注意到，由于加于控制栅的电压能够通过在电子注射中降低P-阱和源极44的电压而被降低，构成外围电路的元件，如晶体管，的耐压能够被降低，使得外围电路的小型化成为可能。
另外，由于在电子注射时漏极45保持开路，沟道电流在源极44和漏极45间流过，使得能够减小电子注射需要的功率。由此能够减小功率消耗。
在读数据中，提供到控制器1的地址用于将1V电压提供至被向列译码器2所提供的列地址选中的位线，将3.3V=Vdd的电压提供至被向行译码器3所提供的行地址选中的字线。数据是否写入到选中的存储单元能够通过检测流过存储单元的电流来决定。
为了简化说明，本实施例涉及单个存储单元块的情况。不用说，但是，本发明的技术构思也能够适用于含有多个存储单元块的半导体存储器。
如上所述，本发明能够防止在电子抽出中热载流子的产生，从而改善存储单元的可靠性。同时，由于能够防止穿透，存储单元能够实现最小化。另外，外围电路的耐压能够通过降低加于控制栅的电压而降低，从而减少在电子注入中的功耗。
尽管已经对本发明的优选实施例进行了详细的描述，但是应该理解各种改变、替代和变换能够在不背离由所附权利要求所限定的本发明的精神和范围的条件下做出。
权利要求
1．半导体存储器，包括存储单元，该存储单元包括半导体衬底，形成在所述半导体衬底内的第一导电类型的阱，在所述阱内形成的第一和第二区域，以便在所述第一和第二区域间形成沟道区域，形成在所述述沟道区域的上面的浮栅，该浮栅具有置于其间用于积累载流子的第一绝缘膜，和形成在所述浮栅上的控制栅，该控制栅具有置于其间的第二绝缘膜；控制电路，该控制电路在载流子从所述浮栅抽出时，将第一极性的第一电压加于所述控制栅，将与第一极性相反的第二极性的第二电压加于所述第一区域。
2．根据权利要求1所述的半导体存储器，其特征在于所述控制电路在所述载流子从所述浮栅抽出时，并将幅度介于所述第一电压和所述第二电压之间的基准电压加于所述阱。
3．根据权利要求1所述的半导体存储器，其特征在于所述控制电路在所述载流子被注入所述浮栅时，将所述第二极性的第三电压加于所述控制栅，将所述第一极性的第四电压加于所述第二区域，并将所述第一极性的第五电压加于所述阱。
4．根据权利要求1所述的半导体存储器，其特征在于在载流子抽出中，从所述控制电路输出的所述第一电压和第二电压高到能够允许Fowler-Nordheim电流流过所述第一绝缘膜。
5．根据权利要求3所述的半导体存储器，其特征在于在载流子注入过程中从所述控制电路输出的第三电压、第四电压和第五电压高到能够允许Fowler-Nordheim电流流过所述第一绝缘膜。
6．根据权利要求5所述的半导体存储器，其特征在于所述第四电压和所述第五电压具有相同的电平。
7．根据权利要求3所述的半导体存储器，其特征在于所述第一区域保持电开路。
8．半导体存储器，包括存储单元，该存储单元包括半导体衬底，形成在所述半导体衬底内的第一导电类型的阱，在所述阱内形成的第二导电类型的第一和第二区域，使得沟道区域在所述第一和第二区域间形成，形成在所述述沟道区域的上面的浮栅，该浮栅具有置于其间用于积累载流子的第一绝缘膜，和形成在所述浮栅上的控制栅，该控制栅具有置于其间的第二绝缘膜；控制器，该控制器在所述载流子注入时，将所述第二极性的第三电压加于所述控制栅，将所述第一极性的第一电压加于所述第二区域，将所述第一极性的第二电压加于所述阱。
9．根据权利要求8所述的半导体存储器，其特征在于所述第一电压和第二电压高到能够允许Fowler-Nordheim电流流过所述第一绝缘膜。
全文摘要
本发明公开了包括存储单元和控制器的半导体存储器。在能够电写入－擦除数据的存储单元中，加于漏和阱之间的电压在电子从浮栅抽出时被降低。当电子从存储单元内的浮栅抽出时，控制器用于将－9V电压加于选中的存储单元的栅极，将6V电压加于选中的存储单元的漏极，将0V电压加于选中的存储单元的后栅。
文档编号H01L27/115GK1237794SQ9910788
公开日1999年12月8日 申请日期1999年5月31日 优先权日1998年6月1日
发明者国分邦夫 申请人:日本电气株式会社