[0038]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0039]请参考图2，提供半导体衬底100。
[0040]所述半导体衬底100的材料包括硅、锗、锗化硅等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
[0041]本实施例中，所述半导体衬底100为单晶硅衬底，所述单晶硅衬底的晶面为(100)。在本发明的其他实施例中，所述半导体衬底100还可以是其他晶面的单晶硅衬底。
[0042]所述半导体衬底100内形成有N阱或N型穿通阻挡层(图中未示出)。所述阱区或者穿通阻挡层可以通过注入N型掺杂离子注入形成。所述N阱或N型穿通阻挡层可以与PMOS晶体管的沟道区域形成PN结，从而避免PMOS晶体管内产生由沟道区域向半导体衬底100内的漏电流。
[0043]本实施例中，还可以对所述半导体衬底100内进行尖峰离子注入，所述尖峰离子注入的类型为N型离子，例如P、As或S中的一种或几种，所述尖峰离子注入的掺杂浓度为lE18atom/cm3?lE19atom/cm3。所述尖峰离子注入可以避免形成的PMOS晶体管的源漏区发生穿通效应，从而可以提高PMOS晶体管的性能。
[0044]请参考图3，在所述半导体衬底100表面形成阈值调整层200。
[0045]具体的，形成的所述阈值调整层200的厚度可以是1nm?50nm,所述阈值调整层200的材料为SiGe，其中，Ge的浓度小于45%。采用SiGe材料作为阈值调整层200的材料，可以提闻形成的PMOS晶体管的载流子迁移率。
[0046]所述阈值调整层200中具有阈值调整离子，所述阈值调整离子的掺杂浓度为5E17atom/cm3?5E18atom/cm3。所述阈值调整离子可以是N型或者P型掺杂离子。所述阈值调整离子为N型掺杂离子，例如:P、As或Sb中的一种或几种离子，可以提高待形成的PMOS晶体管的阈值电压；所述阈值调整离子为P型掺杂离子，例如:B、Ga或In中的一种或几种离子，可以降低待形成的PMOS晶体管的阈值电压。
[0047]在所述阈值调整层200中，还可以掺杂有C离子，所述C离子的掺杂浓度小于1%。由于上述阈值调整离子在所述阈值调整层200中的扩散主要依赖阈值调整层200中的间隙式缺陷进行，在所述阈值调整层200中掺杂C离子可以吸附所述阈值调整层200中的缺陷，形成缺陷团簇，使分离的间隙式缺陷大量减少，从而可以以抑制所述阈值调整层200中的阈值调整离子向外扩散，从而确保所述阈值调整层200对PMOS晶体管的阈值调整作用的稳定性，并且可以避免所述阈值调整层200中的阈值调整离子向相邻材料层中扩散，影响后续在所述阈值调整层200上形成的本征层中的掺杂离子浓度，导致所述本征层中的载流子迁移率下降。
[0048]本实施例中，所述阈值调整层200中的C离子的掺杂浓度为0.1%。
[0049]本实施例中，采用外延工艺形成所述阈值调整层200，并且在外延生长过程中，对所述阈值调整层200进行阈值调整离子掺杂和C离子掺杂。采用的外延工艺的反应温度为600°C?1100°C，压强为I托?500托，硅源气体是SiH4或SiH2Cl2，锗源气体为GeH4,还包括HCl气体以及H2，其中硅源气体、锗源气体、HCl的流量均为Isccm?lOOOsccm，H2的流量是1sccm?5000sccm ;进行原位掺杂的C离子源为CH4,流量为0.1sccm?50sccm ;阈值调整离子源为B2H6,流量为0.1sccm?lOOsccm。
[0050]在本发明的其他实施例中，也可以在采用外延工艺形成锗硅层之后，采用离子注入工艺，对所述阈值调整层200进行阈值调整离子注入和C离子注入，形成所述阈值调整层200。
[0051]在本发明的其他实施例中，所述阈值调整层200的材料也可以是Si。
[0052]请参考图4，在所述阈值调整层200表面形成本征层300。
[0053]具体的，所述本征层300的材料为SiGe，其中Ge浓度小于40%，所述Ge含量小于40%是为了避免后续工艺中，对所述本征层300进行锗等离子注入，形成的注入区中Ge的含量过高。所述本征层300的厚度为1nm?50nm。采用SiGe材料作为本征层300的材料，可以提闻形成的PMOS晶体管的载流子迁移率。
[0054]可以采用外延工艺形成所述本征层300，本发明的一个实施例中，采用的外延工艺的反应温度为600°C?1100°C，压强为I托?500托，硅源气体是SiH4或SiH2Cl2，锗源气体为GeH4，还包括HCl气体以及H2，其中硅源气体、锗源气体、HCl的流量均为Isccm?lOOOsccm, H2 的流量是 1sccm ?5000sccm。
[0055]所述本征层300中，可能还会有少量从相邻的阈值调整层200中扩散过来的掺杂离子，所述掺杂离子的浓度远小于阈值调整层200中的掺杂离子浓度，所述本征层300中，掺杂离子的浓度小于lE16atom/cm3。由于所述本征层300中掺杂离子含量较少，所以，载流子在所述本征层300中受到的散射作用较少，从而具有较高的载流子迁移率，后续在所述本征层300中形成晶体管的沟道区，可以进一步提高PMOS晶体管的性能。
[0056]在本发明的其他实施例中，所述本征层300的材料也可以是Si。
[0057]在本发明的其他实施例中，也可以不形成所述阈值调整层200和本征层300。可以在所述半导体衬底100内进行阈值调整注入，后续直接在所述半导体衬底100表面形成PMOS晶体管。
[0058]在本发明的其他实施例中，也可以在半导体衬底100内进行阈值调整注入以后，在所述半导体衬底100表面形成本征层，后续在所述本征层表面形成PMOS晶体管。
[0059]请参考图5，在所述本征层300表面形成伪栅介质材料层401和位于所述伪栅介质层401表面的伪栅极402，所述伪栅极402覆盖部分伪栅介质材料层401。
[0060]所述伪栅介质材料层401的材料为S12 *S1N，所述伪栅极402的材料为多晶硅。
[0061]具体的，形成所述伪栅介质材料层401和伪栅极402的方法包括:采用化学气相沉积工艺，在所述本征层300表面依次形成伪栅介质材料层401和伪栅极材料层；在所述伪栅极材料层表面形成图形化掩膜层，所述图形化掩膜层的图形定义出后续形成的伪栅极的位置和尺寸；以所述图形化掩膜层为掩膜，刻蚀所述伪栅极材料层，形成伪栅极402。在本发明的其他实施例中，可以刻蚀所述伪栅极材料层402之后，继续刻蚀所述伪栅介质材料层401至所述本征层300表面。
[0062]本实施例中，所述伪栅极材料层402覆盖本征层300的表面，后续对本征层300内进行重掺杂离子注入，形成源漏。
[0063]请参考图6，以所述伪栅极402为掩膜，对所述伪栅极402两侧的本征层300内进行轻掺杂离子注入，形成轻掺杂区301。
[0064]所述待形成晶体管为PMOS晶体管，所以，所述轻掺杂离子注入的离子为P型离子，例如，B、Ga或In中的一种或几种离子。
[0065]本实施例中，所述轻掺杂离子为B,注入剂量为lE14atom/cm2?lE15atom/cm2,注入的能量范围为0.5KeV?4KeV，注入的倾斜角度范围为O度?15度。
[0066]所述轻掺杂区可以改善后续形成的PMOS晶体管的短沟道效应。
[0067]在本发明的其他实施例中，在形成所述轻掺杂区301之后，还可以进行晕环离子注入。所述晕环离子注入的方法包括:以所述伪栅极402为掩膜，在所述伪栅极402两侧的本征层300内进行晕环离子注入，形成包围所述轻掺杂区的晕环区。所述晕环注入的离子类型与MOS晶体管的类型相反，本发明的实施例中，所述晕环注入的离子为N型离子。
[0068]在本发明的其他实施例中，可以在进行晕环离子注入形成晕环区之后，再进行轻掺杂离子注入，形成轻掺杂区。在本发明的其他实施例中，还可以仅形成所述晕环区。
[0069]请参考图7，在所述伪栅极402侧壁表面形成侧墙403。
[0070]所述侧墙403可以是单层结构或多层堆叠结构。本实施例中，所述侧墙403为单层结构，具体的，所述侧墙403的材料为氮化硅。在本发明的其他实施例中，所述单层结构的侧墙403的材料还可以是氧化硅。在本发明的其他实施例中，所述侧墙还可以是多层堆叠结构，例如氧化硅-氮化硅结构，或者氧化硅-氮化硅-氧化硅结构