经由接合线13将各配线基板区域(2)的内部连接端子7与半导体芯片3的电极垫12电性连接。将搭载于多孔的集合基板上的多个半导体芯片3批次地进行树脂密封。对应于各配线基板区域(2)而将包含多个半导体芯片3的树脂密封体切割。即，将包含集合基板及密封树脂层的树脂密封体整体切断，使形成导电性屏蔽层5的前阶段的半导体封装体20单片化。图3表示经单片化的半导体封装体20。
[0035]在导电性屏蔽层5的形成步骤(溅镀步骤)中，将经单片化的半导体封装体20用作被处理物。作为被处理物的多个半导体封装体20是收纳于托盘被输送至溅镀步骤，在该状态下供于溅镀步骤。溅镀步骤用的托盘具有多个被处理物收纳部。托盘优选由例如聚苯醚(PPE)或聚苯硫醚(PPS)等耐热树脂形成。半导体封装体20是以密封树脂层4的上表面及侧面与配线基板2的侧面的至少一部分分别露出的方式配置于设置在托盘的多个被处理物收纳部内。在收纳于托盘的状态下，对经单片化的半导体封装体20上溅镀金属材料，由此形成覆盖密封树脂层4的上表面及侧面与配线基板2的侧面的至少一部分的导电性屏蔽层5。
[0036]图4至图6表示溅镀步骤用的托盘21的第I例。图4是托盘21的平面图，图5是将托盘21的一部分放大表示的平面图，图6是沿图5的A-A线的剖视图。这些图所示的托盘21具有多个被处理物收纳部22。图4所示的托盘21具有120个被处理物收纳部22。被处理物收纳部22具有供作为被处理物的半导体封装体20配置的凹部23。凹部23以可收纳矩形的半导体封装体20的方式具有矩形的平面形状。凹部23的周围是由壁状部24包围。换言之，通过利用壁状部24包围凹部23的形成部分的周围，而形成供半导体封装体20配置的凹部23。
[0037]壁状部24的形状并不限于包围凹部23的周围整体的形状，也可以为包围凹部23的周围的一部分的形状。即，虽然在凹部23的四方的周围分别需要壁状部24，但设置于各方位的壁状部24也可以具有像包围凹部23的各边的一部分的形状。凹部23也可以由局部设置于四方的周围的各部分的壁状部24包围。为了不妨碍金属材料对密封树脂层4或配线基板2的侧面的溅镀性，凹部23的深度是在半导体封装体20的上表面未从托盘21露出的范围设定得较浅。例如，在配置厚度I mm的半导体封装体20的情况下，应用距托盘21的上表面的深度为1.2 mm的凹部23。壁状部24的高度设定为低于半导体封装体20的厚度。
[0038]在提高溅镀步骤中的金属材料对半导体封装体20的密封树脂层4的侧面及配线基板2的侧面的溅镀性的方面，凹部23具有大于半导体封装体20的平面形状(俯视时的平面形状)。但，如果只有具有这种形状的凹部23，则有如下的担忧:在偏斜地配置半导体封装体20的情况下，导电性屏蔽层5对于密封树脂层4及配线基板2的侧面的一部分的形成性降低。因此，在包围凹部23的壁状部24的4个壁面25A、25B、25C、2?分别设置着将半导体封装体20定位的突起26。突起26是以从壁面25朝向凹部23的内侧突出的方式设置。
[0039]设置于4个壁面25A、25B、25C、25D的突起26的前端是与半导体封装体20的外形形状对应。配置于凹部23内的半导体封装体20是被定位于突起26的前端，因此密封树脂层4及配线基板2的各侧面与壁面25A、25B、25C、25D的距离分别基于突起26的突出长度而为同等。因此，可使金属材料良好地覆着于密封树脂层4及配线基板2的各侧面。突起26的突出长度是考虑溅镀步骤中的溅镀粒子的飞散性等而设定。例如，为了使金属材料良好地覆着于配线基板2的侧面整体，突起26的突出长度优选以连结半导体封装体20的下端部与壁面25的上部的直线的角度(与底面的角度)成为小于等于50度的方式设定。
[0040]突起26是相对于各壁面25A、25B、25C、2?分别形成2个。这样，通过利用多个突起26将半导体封装体20的各侧面定位,可提高矩形形状的半导体封装体20的定位精度。突起26的前端优选以不妨碍金属材料对于密封树脂层4及配线基板2的侧面的覆着性的方式变细。因此，突起26的形状优选至少使前端部分为三角形状或R字形状。突起26的前端形状例如倾斜相当于使树脂制的托盘21射出成型时的抽取梯度(例如5度)的量，设为大致垂直。因此，半导体封装体20的各侧面的定位精度优异。
[0041]图6表示堆积着多个托盘21 (21A、21B)的状态。考虑收纳着半导体封装体20的托盘21的操作性或搬送性等，为了防止堆积着多个托盘21时的托盘21的位置偏移或伴随这种情况的半导体封装体20的位置偏移等，托盘21具有设置于下表面侧的第I卡合部27及设置于上表面侧的第2卡合部28。图6所示的托盘21具有作为第I卡合部27的凹部及作为第2卡合部28的凸部。在堆积多个托盘21A、21B时，下段侧的托盘21A的第2卡合部(凸部)28与上段侧的托盘21B的第I卡合部(凹部)27卡合。由此，防止堆积着多个托盘21A、21B时的托盘21的位置偏移等。
[0042]如图7 (a)所示，作为被处理物的半导体封装体20是在收纳于托盘21的被处理物收纳部22内的状态下被输送至溅镀步骤，且配置于省略图示的溅镀装置内。如图7(b)所示，通过在将半导体封装体20收纳于托盘21的状态下实施溅镀成膜，形成覆盖密封树脂层4的上表面及侧面与配线基板2的侧面的导电性屏蔽层5。图7(b)表示利用导电性屏蔽层5覆盖配线基板2的侧面整体的状态。通过在将半导体封装体20收纳于托盘21的状态下实施溅镀步骤，可提高溅镀步骤中的经单片化的半导体封装体20的操作性等，并且相比利用半切槽实施的溅镀步骤，因切割步骤的深度控制所致的作业性的降低或因实施2次切割步骤所致的步骤数的增加等得到抑制。
[0043]进而，在将半导体封装体20收纳于托盘21的状态下实施溅镀步骤的情况下，通过托盘21的被处理物收纳部22的形状、具体而言为凹部23、壁状部24、突起26等的形状，可提高导电性屏蔽层5对于密封树脂层4或配线基板2的侧面的形成性。即，可不使形成于密封树脂层4的上表面的导电性屏蔽层5的厚度变厚，而在密封树脂层4或配线基板2的侧面形成具有为获得屏蔽效果所需的厚度的导电性屏蔽层5。因此，可抑制导电性屏蔽层5的形成所需的材料成本的增加等。由此，可提高导电性屏蔽层5对于半导体封装体20的形成性，并且减少导电性屏蔽层5的形成步骤数或形成成本等。
[0044]图8及图9表不派镀步骤用的托盘21的第2例。此外，对与第I例相同的部分标注相同的符号，省略一部分这些部分的说明。图8是将托盘21的一部分放大表示的平面图，图9是沿图8的A-A线的剖视图。这些图所示的托盘21的被处理物收纳部22是与第I例同样地包括具有大于半导体封装体20的平面形状的凹部23。凹部23的周围是由壁状部24包围。在包围凹部23的壁状部24的4个壁面25A、25B、25C、25D，分别设置着将半导体封装体20定位的倾斜部29。即，4个壁面25A、25B、25C、2?分别设为倾斜面。
[0045]倾斜部29是以从壁面25的上部朝向凹部23的内侧倾斜的方式设置。由倾斜部29的下端界定的凹部23的底面是与半导体封装体20的外形形状对应。因此，收纳于凹部23内的半导体封装体20是通过沿倾斜部29滑落至凹部23的底面为止而被定位。为了使金属材料对于密封树脂层4及配线基板2的各侧面的覆着性提高，优选使倾斜部29的角度变小。但，关于半导体封装体20的定位精度，倾斜部29的角度越大则越有利。因此，倾斜部29的角度(倾斜面的与底面的角度)优选设定为35?50度的范围。
[0046]作为第2例的定位部的倾斜部29像第I例中的突起26那样不会妨碍金属材料对于密封树脂层4或配线基板2的侧面的覆着性。但，如下所述，在将溅镀成膜后的半导体封装体20从托盘21取出时，有覆着于倾斜部29的金属膜以毛边的形式残留于导电性屏蔽层5的周围的担忧。为了抑制毛边的产生，优选例如将壁状部24设为像包围凹部23的各边的一部分的形状，在这种局部设置的壁状部24的一部分设置倾斜部29。在第3例中详细叙述这种倾斜部29。为了抑制毛边，进而有效的是应用下述具有在底面设有阶差的凹部的被处理物收纳部。
[0047]通过于在第2例的托盘21收纳着半导体封装体20的状态下实施溅镀成膜，而与第I例同样地可提高溅镀步骤中的经单片化的半导体封装体20的操作性等，并且相比利用半切槽实施的溅镀步骤，因切割步骤的深度控制所致的作业性的降低或因实施2次切割步骤所致的步骤数的增加等得到抑制。进而，可提高导电性屏蔽层5对于密封树脂层4或配线基板2的侧面的形成性。因此，可抑制导电性屏蔽层5的形成所需的材料成本的增加等。由此，可提高导电性屏蔽层5对于半导体封装体20的形成性，并且减少导电性屏蔽层5的形成步骤数或形成成本等。
[0048]图10至图12表示溅镀步骤用的托盘21的第3例。此外，对与第I及第2例相同的部分标注相同的符号，省略一部分这些部分的说明。图10是托盘21的平面图，图11是将托盘21的一部分放大表示的平面图，图12是沿图11的A-A线的剖视图。但，在图12中省略半导体封装体20的图示。这些图所示的托盘21包括多个被处理物收纳部22。中央附近的4个部位被设为搬送时的吸附部30。被处理物收纳部22是与第I