及第2例同样地包括具有大于半导体封装体20的平面形状的凹部23。凹部23的周围是由局部设置的壁状部31包围。
[0049]壁状部31设置于与凹部23的各边对应的位置，且具有相当于各边的一部分的长度。凹部23是通过由以相当于其各边的一部分的方式局部设置的壁状部31包围而形成。壁状部31具有将半导体封装体20定位的突起32。突起32设置于壁状部31的两端，且具有从壁状部31的上部朝向凹部23的内侧倾斜的形状。由突起32的下端界定的凹部23的底面是与半导体封装体20的外形形状对应。收纳于凹部23内的半导体封装体20是通过沿倾斜状的突起32滑落至凹部23的底面为止而被定位。关于突起32的前端，为了提高半导体封装体20的定位性，使角R尽可能地小。但，如果重复利用树脂材料的托盘21的成形，则有相当于模具的部分摩耗而角R变大的担忧。在突起32的前端的前方形成刻蚀部也有效。在由凹部23内的半导体封装体20覆盖的部分设置着凹陷部33。
[0050]为了使金属材料对于密封树脂层4及配线基板2的各侧面的溅镀性提高，而使突起32的宽度较窄，且使顶部为曲面状(圆弧等)。通过使突起32的宽度较窄，容易在密封树脂层4及配线基板2的侧面的与突起32对向的部分附著溅镀粒子，该部分的膜厚变厚。为了防止这种突起32的折断或利用树脂材料使托盘21射出成型后的翘曲等，在2个突起32间设置凸部34。换言之，壁状部31包括两端的突起32及设置于这些两端的突起32之间的凸部34。突起32是由凸部34支持。为了使凸部34不妨碍金属材料的覆着性，凸部34具有高度低于突起32且前端比突起32的前端更后退的形状。凸部34具有比倾斜状的突起32相对较小的倾斜形状。凸部34的具体高度优选在未超过连结I个半导体封装体20的下端部与邻接的半导体封装体20上端部的线的范围设定得较高。即便使凸部34的高度比所述更低，也不会提高金属材料的覆着性，因此优选在该范围内提高凸部34的强度等。
[0051]图12所示的托盘21具有作为第I卡合部27设置于下表面侧的凸部、及作为第2卡合部28设置于上表面侧的凹部。与第I及第2例同样地，当堆积多个托盘21时，下段侧的托盘21的第2卡合部(凹部)28与上段侧的托盘21的第I卡合部(凸部)27卡合。由此，防止堆积着多个托盘21时的托盘21的位置偏移等。在图12所示的托盘21的下表面侦1J,进而设置着被处理物的定位部35。定位部35具有前端设为R字形状的楔形部36。在像收纳于被处理物收纳部22内的半导体封装体20的一端重叠于壁状部31上的情况下，通过在堆积托盘21时利用定位部35的楔形部36按压半导体封装体20,可将半导体封装体20配置于被处理物收纳部22内的规定位置。
[0052]通过于在第3例的托盘21收纳着半导体封装体20的状态下实施溅镀成膜，与第I及第2例同样地可提高溅镀步骤中的经单片化的半导体封装体20的操作性等，并且相比利用半切槽实施的溅镀步骤，因切割步骤的深度控制所致的作业性的降低或因实施2次切割步骤所致的步骤数的增加等得到抑制。进而，可提高导电性屏蔽层5对于密封树脂层4或配线基板2的侧面的形成性。因此，可抑制导电性屏蔽层5的形成所需的材料成本的增加等。由此，可提高导电性屏蔽层5对于半导体封装体20的形成性，并且减少导电性屏蔽层5的形成步骤数或形成成本等。
[0053]图13及图14表示溅镀步骤用的托盘21的第4例。此外，对与第I至第3例相同的部分标注相同的符号，省略一部分这些部分的说明。图13是将托盘21的一部分放大表示的平面图，图14是沿图13的A-A线的剖视图。这些图所示的托盘21包括多个被处理物收纳部22。被处理物收纳部22是与第I例同样地包括具有大于半导体封装体20的平面形状的凹部23。凹部23的周围是由壁状部24包围。在包围凹部23的壁状部24的壁面25，与第I例同样地设置着将半导体封装体20定位的突起26。突起26的前端是以不妨碍金属材料对于密封树脂层4及配线基板2的侧面的覆着性的方式设为R字形状。进而，突起26的前端优选与第3例同样地倾斜。
[0054]在凹部23内的中央附近设置着支持半导体封装体20的支撑部37。关于支撑部37，以高于该支撑部37周围的方式设定高度。即，凹部23具有设置于其内部的周边部分的深孔部38、及深度浅于深孔部38的支撑部37。在凹部23的底面，形成着基于深孔部38及支撑部37的阶差。因此，于在凹部23内配置着半导体封装体20时，半导体封装体20的外周部分的下表面成为从凹部23的底面(深孔部38的底面)隔开距离的状态。因此，如图15所示，导电性屏蔽层5成为与形成于壁面25的金属膜5X分离的状态。因此，可抑制当将溅镀成膜后的半导体封装体20从托盘21取出时，在导电性屏蔽层5产生毛边。关于其他效果，与第I例的托盘21相同。
[0055]此外，虽然说明了本发明的几种实施方式，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式可通过其他各种形态而实施，可在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨，并且包含于权利要求书中记载的发明及其均等的范围。
[0056][符号的说明]
[0057]I半导体装置
[0058]2配线基板
[0059]3半导体芯片
[0060]4密封树脂层
[0061]5导电性屏蔽层
[0062]6绝缘基材
[0063]10接地配线
[0064]20半导体封装体
[0065]21托盘
[0066]22被处理物收纳部
[0067]23凹部
[0068]24壁状部
[0069]25壁面
[0070]26突起
[0071]27第I卡合部
[0072]28第2卡合部
[0073]29倾斜部
[0074]31壁状部
[0075]32倾斜状突起
[0076]34 凸部
[0077]35被处理物的定位部
[0078]36楔形部
[0079]37被处理部的支撑部
[0080]38深孔部
【主权项】
1.一种半导体装置的制造方法，其特征在于包括如下步骤: 准备多个被处理物，这些多个被处理物包含配线基板、搭载于所述配线基板上的半导体芯片、及以将所述半导体芯片密封的方式设置于所述配线基板上的密封树脂层； 准备包含多个被处理物收纳部的托盘； 在所述托盘的所述多个被处理物收纳部内，以将在所述配线基板上搭载着所述半导体芯片的面设为上的情况下的所述配线基板的侧面的至少一部分与所述密封树脂层的上表面及侧面露出的方式，分别配置所述被处理物；以及 对配置于所述托盘的所述被处理物收纳部内的所述被处理物溅镀金属材料，形成覆盖所述配线基板的侧面的至少一部分与所述密封树脂层的上表面及侧面的导电性屏蔽层。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于:所述被处理物收纳部包括:凹部，具有大于所述被处理物的矩形的平面形状；及突起，以从所述凹部的4个壁面突出的方式设置，且将配置于所述凹部内的所述被处理物定位。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于:所述被处理物收纳部包括:凹部，具有大于所述被处理物的矩形的平面形状；及倾斜部，以从所述壁面的上部向所述凹部内侧倾斜的方式设置于所述凹部的4个壁面的各者的至少一部分，且将配置于所述凹部内的所述被处理物定位。
4.根据权利要求1至3中任一项所述的半导体装置的制造方法，其特征在于:所述配线基板包括绝缘基材以及配线网，所述配线网是设置于所述绝缘基材的表面及内部，且所述配线网包含一部分在所述绝缘基材的侧面露出的接地配线； 所述导电性屏蔽层是以与所述接地配线的在所述绝缘基材的侧面露出的部分电性连接的方式形成。
5.根据权利要求1至3中任一项所述的半导体装置的制造方法，其特征在于:所述托盘包括设置于下表面侧的第I卡合部及设置于上表面侧的第2卡合部，且在堆积了多个所述托盘时，该托盘的所述第2卡合部与上段侧的托盘的第I卡合部卡合。
【专利摘要】本发明提供一种提高利用溅镀法的导电性屏蔽层的形成性的半导体装置的制造方法。在实施方式的制造方法中，准备包括作为被处理物搭载于配线基板上的半导体芯片及密封树脂层的多个半导体封装体(20)、以及包括多个被处理物收纳部(22)的托盘(21)。在托盘(21)的多个被处理物收纳部(22)内分别配置半导体封装体(20)。对配置于被处理物收纳部(22)内的半导体封装体(20)溅镀金属材料，形成覆盖密封树脂层的上表面及侧面与配线基板的侧面的至少一部分的导电性屏蔽层。
【IPC分类】H01L21-56
【公开号】CN104716052
【申请号】CN201410446963
【发明人】后藤善秋, 井本孝志, 渡部武志, 高野勇佑, 赤田裕亮, 唐金祐次, 冈山良德, 柳田明彦
【申请人】株式会社东芝
【公开日】2015年6月17日
【申请日】2014年9月3日
【公告号】US20150171056