2的材质相同于通道层330的材质，因此可将如前述第一实施例中的第二道以及第三道掩模步骤简化而只利用一道掩模步骤来完成。举例而言，在本实施例中，通道层330以及第一电极层332的材质包括可由透明氧化物半导体材料所构成，例如为铟镓锌氧化物(Indium-Gallium-Zinc Oxide,简称:IGZ0)等，但不限于此。通道层330与第一电极层332皆位于画素区102中，并且通道层330在基板100上的投影面积重叠于栅极110在基板100上的投影面积。
[0036]除此之外，请参照如图3F中所示，在形成蚀刻阻挡图案层142之后，本实施例将进一步对第一电极层332进行一改质步骤。改质步骤包括氢电浆处理以及氩电浆处理至少其中一者。如此一来，即可形成具有导体性质较佳的铟镓锌氧化物(IGZO)构件，也就是说，第一电极层332的导电率大于通道层330的导电率。另外，本实施例的图3G至图31的制作步骤可以参照第一实施例的图1G至图1I的制作步骤。
[0037]图4A至图41是依照本发明的第四实施例的一种画素基板的制造流程示意图。在本实施例中，画素基板的制造方法与前述第二实施例相似，相同功能的部分以相同标号表示，并省略描述。而在本实施例中，请参照如图4C中所示，与第二施例主要的差别在于第一电极层432的材质相同于通道层430的材质。详细来说，如图4C所不，由于第一电极层432的材质相同于通道层430的材质，因此可将如前述第二实施例中的第二道以及第三道掩模步骤，简化而只利用一道掩模步骤。举例而言，在本实施例中，通道层430以及第一电极层432的材质包括可由透明氧化物半导体材料所构成，例如为铟镓锌氧化物(Indium-Gallium-Zinc Oxide,简称:IGZ0)等，但不限于此。通道层430与第一电极层432皆位于画素区102中，并且通道层430在基板100上的投影面积重叠于栅极110在基板100上的投影面积。
[0038]除此之外，请参照如图4F中所示，由于与第二实施例主要的差别在于第一电极层432的材质相同于通道层430的材质，例如为铟镓锌氧化物(IGZO)，但不限于此。因此，在形成蚀刻阻挡图案层242之后，可以进一步对第一电极层432进行一改质步骤。改质步骤包括氢电浆处理以及氩电浆处理至少其中一者。如此一来，即可形成具有导体性质的铟镓锌氧化物(IGZ0)，第一电极层432的导电率大于通道层430的导电率。另外，本实施例的图4G制图41的制作步骤可以参照第一实施例的图2G至图21的制作步骤。
[0039]综上所述，依本发明的画素基板的制造方法，在图案化蚀刻阻挡材料层后，进一步移除未被通道层、第一电极层以及蚀刻阻挡图案层所遮蔽的闸绝缘层，也就是蚀刻阻挡材料层的轮廓(开口、外型)与闸绝缘层的轮廓(开口)皆由相同一道图案化步骤来制作，因此可以减少画素结构所使用的图案化工艺的数量，以降低制造成本。此外，本发明还提供了将通道层与第一电极层以相同材料制作，再以搭配改质电浆处理，将第一电极层的铟镓锌氧化物(IGZO)材料改质成具有良好导体性质，使第一电极层的导电率大于通道层的导电率，藉此还可减少画素结构所使用的图案化步骤的数量，得以降低制造成本。并且可利用本发明提供的画素基板的制造方法制作画素基板。
[0040]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种画素基板的制造方法，其特征在于，包括: 提供一基板，该基板包括一画素区以及一周边电路区，该周边电路区与该画素区相邻; 于该基板上形成一栅极、一下接垫，该栅极位于该画素区中而该下接垫位于该周边电路区中； 于该基板上形成一闸绝缘层，该闸绝缘层覆盖该栅极以及该下接垫； 于该闸绝缘层上形成一通道层以及一第一电极层，该通道层与该第一电极层皆位于该画素区中，且该通道层在该基板上的投影面积重叠于该栅极在该基板上的投影面积； 于该基板上形成一蚀刻阻挡材料层以完全覆盖该通道层、该第一电极层以及该闸绝缘层； 图案化该蚀刻阻挡材料层以形成一蚀刻阻挡图案层，该蚀刻阻挡图案层包括一画素区图案以及一周边电路区图案而暴露出该第一电极层，该画素区图案位于该栅极上方并且暴露出该通道层的一第一接触区以及一第二接触区，该周边电路区图案具有一第一接触开口，且该第一接触开口位于该下接垫上方，其中该闸绝缘层包括一遮蔽部以及一未遮蔽部，该遮蔽部受到该通道层、该第一电极层以及该蚀刻阻挡图案层所遮蔽，而该未遮蔽部则否； 图案化该蚀刻材料层的过程中，进一步移除该闸绝缘层的该未遮蔽部而在该闸绝缘层形成一第二接触开口，该第二接触开口连通于该第一接触开口并暴露出该下接垫； 于该基板上形成一源极、一漏极以及一上接垫，该源极与该漏极分别接触该通道层的该第一接触区与该第二接触区，该上接垫位于该下接垫上方并通过该第一接触开口与该第二接触开口接触于该下接垫； 于该基板上形成一保护层以覆盖该源极、该漏极以及该上接垫；以及于该保护层上形成一第二电极层，该第二电极层位于该画素区中并具有多个狭缝，且该第二电极层在该基板的投影面积重叠于该第一电极层在该基板的投影面积，其中该第一电极层与该第二电极层其中一者电性连接该漏极。
2.根据权利要求1所述的画素基板的制造方法，其特征在于，该通道层的材质包括氧化物半导体层。
3.根据权利要求1所述的画素基板的制造方法，其特征在于，该第一电极层的材质包括金属氧化物。
4.根据权利要求3所述的画素基板的制造方法，其特征在于，该第一电极层的材质相同于该通道层的材质。
5.根据权利要求1所述的画素基板的制造方法，其特征在于，形成该蚀刻阻挡图案层时，使该画素区图案具有一第一通道接触开口以及一第二通道接触开口，该第一通道接触开口暴露出该通道层的该第一接触区而该第二通道接触开口暴露出该通道层的该第二接触区，且该画素区图案覆盖该第一接触区以及该第二接触区以外的该通道层面积。
6.一种画素基板，其特征在于，包括: 一基板，包括一画素区以及一周边电路区，该周边电路区与该画素区相邻； 一栅极，位于该画素区中； 一下接垫，位于该周边电路区中； 一闸绝缘层，覆盖该栅极以及该下接垫； 一通道层，该通道层在该基板上的投影面积重叠于该栅极在该基板上的投影面积； 一第一电极层，位于该画素区中； 一蚀刻阻挡图案层，包括一画素区图案以及一周边电路区图案，该画素区图案位于该栅极上方并且暴露出该通道层的一第一接触区以及一第二接触区，该周边电路区图案具有一第一接触开口，且该第一接触开口位于该下接垫上方，其中该闸绝缘层包括一第二接触开口，该第二接触开口连通于该第一接触开口并暴露出该下接垫； 一源极； 一漏极，该源极与该漏极分别接触该通道层的该第一接触区与该第二接触区； 一上接垫，位于该下接垫上并通过该第一接触开口与该第二接触开口接触于该下接垫； 一保护层，覆盖该源极、该漏极以及该上接垫；以及 一第二电极层，位于该画素区中并具有多个狭缝，且该第二电极层在该基板的投影面积重叠于该第一电极层在该基板的投影面积。
7.根据权利要求6所述的画素基板，其特征在于，该通道层的材质包括氧化物半导体层。
8.根据权利要求6所述的画素基板，其特征在于，该第一电极层的材质包括金属氧化物。
9.根据权利要求8所述的画素基板，其特征在于，该第一电极层的材质相同于该通道层的材质。
10.根据权利要求6所述的画素基板，其特征在于，该画素区图案具有一第一通道接触开口以及一第二通道接触开口，该第一通道接触开口暴露出该通道层的该第一接触区而该第二通道接触开口暴露出该通道层的该第二接触区，且该画素区图案覆盖该第一接触区以及该第二接触区以外的该通道层面积。
【专利摘要】本发明提供一种画素基板及其制造方法，其包括：提供基板；于基板上依序形成栅极、下接垫；形成覆盖栅极以及下接垫的闸绝缘层；以及于闸绝缘层上形成通道层以及第一电极层，通道层在基板上的投影面积重叠于栅极在基板上的投影面积。接着，于基板上形成蚀刻阻挡图案层；图案化蚀刻阻挡材料层的过程中，进一步在闸绝缘层形成接触开口，并暴露出下接垫。然后，于基板上依序形成源极、漏极以及上接垫；形成保护层；以及于保护层上形成具有多个狭缝的第二电极层，其中第一电极层与第二电极层其中一者电性连接于漏极。本发明公开的画素基板及其制造方法能够简化工艺步骤，且可节省制作时间。
【IPC分类】H01L21-77, H01L27-12
【公开号】CN104766819
【申请号】CN201410008757
【发明人】游家华, 康沐楷, 胡宪堂, 赵长明, 赖瑞麒
【申请人】瀚宇彩晶股份有限公司
【公开日】2015年7月8日
【申请日】2014年1月6日
【公告号】US20150194449