专利名称：低功率输入缓冲器的制作方法
技术领域：
本发明涉及一种用于电子系统的缓冲器，特别是涉及一种低功率TTL至CMOS输入缓冲器，用于缓冲晶体管-晶体管逻辑(TTL)电子信号至互补型金属氧化物半导体(CMOS)电子信号。
数字电路根据其制造技术可以分为双极性(bipolar)电路及单极性(unipolar)电路。晶体管-晶体管逻辑电路(transistor-transistor logic,TTL)是双极性电路中最普遍使用的其中一种。TTL电路的电源电压Vcc通常定在5伏特，其逻辑1电压V(1)及逻辑0电压V(0)的定义则显示于
图1，其中电压V(0)介于0.0及0.8伏特之间，而电压V(1)介于2.2及5伏特之间。
互补型金属氧化物半导体(CMOS)是单极性电路中最常使用的技术之一。与TTL电路的固定电源电压不同的是，CMOS可以工作于较大范围的电压范围内，其中逻辑0电压定义于30％的电源电压内(即小于30％Vdd)的电压范围内，且逻辑1电压定义于大于70％的电源电压(即大于70％Vdd)的电压范围内。电源电压值愈大，则电子噪声的抗扰度(immunity)则愈大。
与TTL电路相比，CMOS电路的功率消耗较小，而且CMOS电路的电路密度较TTL大。然而，TTL电路的优点在于较适合于高速度的电路设计。
由于TTL及CMOS电路各有其优点，因此两者均同时用于一般的电子系统中，例如用于个人电脑的附加卡(add-on cards)及电脑主板上。因此，亟需要在TTL及CMOS电路之间提供一信号缓冲器，以使得整个电路能够正常工作。
图2A显示一传统TTL-至-CMOS输入缓冲器，其包含两个串联的反相器20及22，用以将TTL基准电压转换至CMOS基准电压。反相器20包含N型MOS场效应晶体管201及P型MOS场效应晶体管203，其漏极及栅极分别互相连接，其中晶体管201作为驱动器，而晶体管203则作为负载。
参阅图1，其中，电压2.2伏特是在TTL逻辑电压为1的最差情形。假设晶体管201及晶体管203的临界电压Vth为1伏特，且在点A的输入电压Vin为2.2伏特，由于晶体管201的栅极至源极电压Vgsn大于其临界电压Vth，因此晶体管201是导通的。再者，由于晶体管203的栅极至源极电压Vgsp为-2.8伏特(Vin-Vdd=2.2-5.0=-2.8)，其绝对值大于其临界电压Vth，因此晶体管203也是导通的。由于晶体管201及晶体管203均导通，使得电源Vdd和接地Vss之间形成一直流通路，因而消耗了很大的功率。
另外一种传统TTL-至-CMOS输入缓冲器如图2B所示，其发表于“IEEE固态电路杂志(IEEE Journal of Solid-State Circuits)”、30卷，5期，1995年5月，616-620页。同样假设晶体管的临界电压Vth为1伏特，且在点B的输入电压Vin为最差情形的2.2伏特电压，则N型MOS场效晶体管241被导通，且P型MOS场效晶体管243由于其栅极至源极电压Vgsp为-5伏特(假设漏极至源极的导通电压为零)，因此也为导通。晶体管245作为负载也在导通状态，因此晶体管247栅极至源极电压Vgsp为-2.8伏特(VinB-Vdd=2.2-5.0=-2.8)，其绝对值大于其临界电压Vth，因此晶体管247也是导通的。由于晶体管241及晶体管247均为导通，因而消耗了很大的功率。
鉴于在上述发明背景中传统缓冲器所产生的诸多缺点，本发明的主要目的在于提供一种TTL-至-CMOS输入缓冲器，用于缓冲晶体管-晶体管逻辑(TTL)电子信号至互补型金属氧化物半导体(CMOS)电子信号，并减少功率消耗。本发明至少包含电压下移电路，用于根据TTL信号来产生一与TTL信号反相的第一输出信号。还包括基准上移电路，用于根据TTL信号及第一输出信号来产生一与TTL信号的逻辑状态相同且符合CMOS电压基准的第二输出信号。
参照附图对本发明实施例的详细描述，本发明的上述目的、优点和特征将变得更加清楚，附图中图1显示TTL电路的逻辑1电压V(1)及逻辑0电压V(0)；图2A显示一传统TTL-至-CMOS输入缓冲器；图2B显示另外一种传统TTL-至-CMOS输入缓冲器；图3A显示本发明一实施例的电路图；和图3B显示本发明另一实施例的电路图。
图3A显示本发明实施例之一，其中晶体管T4、T5及T6组成一电压下移电路30。N型晶体管T6及P型晶体管T5作为一反相器，其中晶体管T6为驱动器，而晶体管T5为负载。晶体管T6及晶体管T5串联在一起，且其漏极相连，而其输出则从点d拉出。晶体管T6及晶体管T5的栅极相连，而输入信号TTL-in则连至其公共的栅极。晶体管T4的栅极和漏极相连，以作为晶体管T6及晶体管T5的负载。晶体管T4的源极接至晶体管T5的源极，且晶体管T4的漏极接至电压源Vdd(在本实施例中为3.0伏特)。
晶体管T1、T2、T3及T7组成一基准上移电路，以使得信号TTL-in的电压基准上升至特定的CMOS电压基准。N型晶体管T3的栅极连接至晶体管T5及T6的公共的栅极，且晶体管T7的栅极连接至晶体管T5及T6的输出点d。晶体管T1及T2分别和晶体管T3及T7串联，并交叉连接其栅极及漏极，如图3A所示。
所有晶体管T1至T7的临界电压Vth均假设为1伏特。因此，作为负载的晶体管T4一直为导通状态，并忽略其导通的漏极至源极电压Vds。当输入信号TTL-in的电压为0.8伏特或小于0.8伏特时，晶体管T3及T6导通，且晶体管T5的栅极至源极电压Vgsp为-2.2伏特(0.8-3=-2.2)，其绝对值大于其临界电压Vth，因此晶体管T5是导通的。点d的电压为2伏特(Vdd-Vth=30-1.0=2)，因此导通了晶体管T7。整个电路的输出信号output由晶体管T2的漏极拉出，由于晶体管T7为导通，因此输出信号output被拉至接地基准电压。再者，此输出信号output的电压受到导通的晶体管T1及关闭的晶体管T2的作用而被保持住。
当输入信号TTL-in为逻辑1时(2.2伏特或大于2.2伏特)，晶体管T3及T6被导通，而晶体管T5的栅极至源极电压Vgsp为-0.8伏特(2.2-3=-0.8)，其绝对值小于其临界电压Vth，因此晶体管T5是关闭的。值的注意的是，输入信号TTL-in在最差的2.2伏特情形下，由于其栅极至源极电压Vgsp为-0 8伏特(2.2-3=-0.8)，其绝对值小于其临界电压Vth，因此只有晶体管T6是导通，因此避免了传统输入缓冲器中多个晶体管同时导通的问题。点d的电压被导通的晶体管T6拉至Vss(在本实施例中为0伏特)，因而关闭了晶体管T7。
由于晶体管T3为导通，从而点a的电压被拉至Vss(在本实施例中为0伏特)，因此导通了晶体管T2。因此，输出电压output被提升至Vdd，并且藉助于导通的晶体管T2及关闭的晶体管T1而保持住电压。
图3B显示本发明另一实施例，此电路是具有5伏特Vdd的TTL-至-CMOS缓冲器。此电路的连接结构及工作原理和图3A的电路几乎相同，因此不再赘述。最大的不同处在于，图3B的电路使用两个负载晶体管T4′及T8’，而不象图3A的单一晶体管T4。输入信号TTL-in在最差的2.2伏特情形下，由于其栅极至源极电压Vgsp为-08伏特(2.2-3=-0.8)，和图3A的情形相同，保证其为关闭状态。对于其他的特定电源电压Vdd，此负载晶体管的个数也会随之改变。
以上所述仅为本发明的优选实施例而已，并非用于限定本发明的范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修改，均应包含在所附权利要求内。
权利要求
1．一种缓冲装置，用于缓冲一晶体管-晶体管逻辑(TTL)电子信号至一互补型金属氧化物半导体(CMOS)电子信号，该装置至少包含电压下移装置，用于根据所述TTL信号来产生一与所述TTL信号反相的第一输出信号；及基准上移装置，用于根据所述TTL信号及所述第一输出信号来产生一与所述TTL信号的逻辑状态相同且符合CMOS电压基准的第二输出信号。
2．如权利要求1所述的缓冲装置，其中所述电压下移装置至少包含一反相器，所述TTL信号连接至所述反相器的一输入端，且所述第一输出信号连接至所述反相器的一输出端。
3．如权利要求2所述的缓冲装置，其中所述反相器至少包含一组串联的互补晶体管，所述互补晶体管的漏极相连并连至所述第一输出信号，所述互补晶体管的栅极相连并连至所述TTL信号。
4．如权利要求2所述的缓冲装置，还包含至少一负载晶体管，所述负载晶体管的源极连接至所述反相器，所述负载晶体管其中之一的漏极连接至一电压源。
5．如权利要求4所述的缓冲装置，其中所述负载晶体管的个数为一，且所述电压源的电位大约为3伏特。
6．如权利要求4所述的缓冲装置，其中所述负载晶体管的个数为二，且所述电压源的电位大约为5伏特。
7如权利要求1所述的缓冲装置，其中所述基准上移装置至少包含一输入晶体管，其栅极连至所述TTL信号；及一输出晶体管，其栅极连至所述第一输出信号，且其漏极连至所述第二输出信号。
8．如权利要求7所述的缓冲装置，还包含一输入移位晶体管，所述输入移位晶体管和所述输入晶体管互补，所述输入移位晶体管的漏极连至所述输入晶体管的漏极，且所述输入移位晶体管的栅极连至所述输出晶体管的漏极；及一输出移位晶体管，所述输出移位晶体管和所述输出晶体管互补，所述输出移位晶体管的漏极连至所述输出晶体管的漏极，且所述输出移位晶体管的栅极连至所述输入晶体管的漏极。
9．一种缓冲装置，用于缓冲一晶体管-晶体管逻辑(TTL)电子信号至一互补型金属氧化物半导体(CMOS)电子信号，该装置至少包含一反相器，其包含至少一组串联的互补晶体管，用于产生一与所述TTL信号反相的第一输出信号；至少一负载晶体管，所述负载晶体管的源极连接至所述反相器，所述负载晶体管的栅极和漏极相连，所述负载晶体管其中之一的漏极连接至一电压源；及一基准上移电路，用于根据所述TTL信号及所述第一输出信号来产生一与所述TTL信号的逻辑状态相同且符合CMOS电压基准的第二输出信号，所述基准上移电路至少包含(a)一榆入晶体管，其栅极连至所述TTL信号；(b)一输出晶体管，其栅极连至所述第一输出信号，且其漏极连至所述第二输出信号；(c)一输入移位晶体管，所述输入移位晶体管和所述输入晶体管互补，所述输入移位晶体管的漏极连至所述输入晶体管的漏极，且所述输入移位晶体管的栅极连至所述输出晶体管的漏极；及(d)一输出移位晶体管，所述输出移位晶体管和所述输出晶体管互补，所述输出移位晶体管的漏极连至所述输出晶体管的漏极，且所述输出移位晶体管的栅极连至所述输入晶体管的漏极。
10．如权利要求9所述的缓冲装置，其中所述互补晶体管的漏极相连并连至所述第一输出信号，所述互补晶体管的栅极相连并连至所述TLL信号。
11．如权利要求9所述的缓冲装置，其中所述负载晶体管的个数为一，且所述电压源的电位大约为3伏特。
12．如权利要求9所述的缓冲装置，其中所述负载晶体管的个数为二，且所述电压源的电位大约为5伏特。
全文摘要
一种低功率TTL－至－CMOS输入缓冲器,用于缓冲晶体管－晶体管逻辑(TTL)电子信号至互补型金属氧化物半导体(CMOS)电子信号。本发明至少包含电压下移电路,用于根据TTL信号来产生和TTL信号反相的第一输出信号。基准上移电路根据TTL信号及第一输出信号来产生和TTL信号的逻辑状态相同且符合CMOS电压基准的第二输出信号。
文档编号H03K19/08GK1231547SQ9810622
公开日1999年10月13日 申请日期1998年4月7日 优先权日1998年4月7日
发明者刘汉城, 卢裕阶, 胡耀达 申请人:世界先进积体电路股份有限公司