一种栅极驱动电路的制作方法
【专利摘要】本发明提供一种栅极驱动电路。其包括多级GOA驱动单元，每级GOA驱动单元包括：信号传入单元，其用于根据传入信号输出下拉控制信号；输出单元，其控制端耦接在信号传入单元的输出端，使本级GOA驱动单元输出第一和第二栅极信号；上拉控制单元，其根据上拉信号输出上拉控制信号；上拉维持单元，其根据上拉控制信号将输出单元控制端的电位上拉至直流电源电位，从而使第一栅极信号和第二栅极信号维持在高电位。本发明采用单级GOA驱动单元驱动双行栅线，减少栅极驱动电路中TFT的使用数量，降低电路功耗，实现扫描驱动电路的简化，使得显示装置能够实现窄边框设计。
【专利说明】一种栅极驱动电路
【技术领域】
[0001]本发明涉及显示【技术领域】，具体地说，涉及一种显示装置的栅极驱动电路。
【背景技术】
[0002]现有技术中，通常在液晶显示面板的阵列制程阶段采用阵列基板栅极驱动(GateDriver On Array, GOA)技术将栅极驱动电路制作在阵列基板上，从而实现对栅线逐行扫描驱动。该技术可减少外接IC的绑定(bonding)工序，并提尚液晶显不面板的集成度。
[0003]自从低温多晶娃(LowTemprature Poly-silicon, LTPS)出现后，由于 LTPS 半导体本身超高载流子迀移率的特性，面板周边集成电路的设计成为行业关注的焦点。LTPS可采用离子布置技术调节TFT类型，因此，GOA电路可以配置为NM0S、PM0S或者CMOS类型。然而就光罩成本而言，CMOS和NMOS较PMOS需要更多道光罩制程，导致CMOS和NMOS的制造成本会大幅提升。而且CMOS类型的电路结构过于复杂，很难做到超窄边框的设计。特别是对于小尺寸的显示装置(如手机屏幕)来说，为了获得更佳的用户使用体验，边框的尺寸显得尤为重要。
[0004]此外，GOA电路的功耗也是显示装置性能的重要参考指标。现有技术中LTPSG0A驱动电路结构过于复杂，功耗较大。
【发明内容】
[0005]本发明所要解决的技术问题之一是现有技术中低温多晶硅的GOA驱动电路结构过于复杂的技术缺陷。
[0006]为了解决上述技术问题，本发明的实施例提供一种栅极驱动电路，包括多级GOA驱动单元，每级GOA驱动单元包括:
[0007]信号传入单元，其用于根据传入信号输出下拉控制信号；
[0008]输出单元，其控制端耦接在信号传入单元的输出端，以根据下拉控制信号和第一时钟脉冲信号下拉第一栅极信号输出端的电位，以及根据下拉控制信号和第二时钟脉冲信号下拉第二栅极信号输出端的电位，使本级GOA驱动单元输出第一和第二栅极信号，所述第一和第二栅极信号为相邻两行栅线的扫描信号；
[0009]上拉控制单元，其根据上拉信号输出上拉控制信号；
[0010]上拉维持单元，其親接在上拉控制单元的输出端、输出单元的控制端、第二栅极信号输出端和直流电源之间，以根据上拉控制信号将输出单元控制端的电位上拉至直流电源电位，从而使第一栅极信号和第二栅极信号维持在高电位。
[0011]在一个实施例中，每级GOA驱动单元的第二栅极信号输出端耦接在下一级GOA驱动单元的信号传入单元的输入端，以根据当前级GOA驱动单元输出的第二栅极信号启动下一级GOA驱动单元。
[0012]在一个实施例中，每级GOA驱动单元的第一和第二时钟脉冲信号与其下一级GOA驱动单元的第一和第二时钟脉冲信号构成一个时钟周期，在时序上互相错开并且顺次衔接。
[0013]在一个实施例中，所述输出单元包括:
[0014]第一输出晶体管，其栅极耦接在信号传入单元的输出端，其第一端接收第一时钟信号，其第二端输出第一栅极信号；
[0015]第二输出晶体管，其栅极耦接在信号传入单元的输出端，其第一端接收第二时钟信号，其第二端输出第二栅极信号。
[0016]在一个实施例中，还包括降压单元，所述降压单元包括第一降压电容和/或第二降压电容，其中，
[0017]第一降压电容的第一端耦接在所述输出单元控制端，第二端耦接在所述第一输出晶体管的第二端，以根据第一时钟信号下拉或者抬升所述输出单元控制端的电位；
[0018]第二降压电容的第一端耦接在所述输出单元控制端，第二端耦接在所述第二输出晶体管的第二端，以根据第二时钟信号下拉所述输出单元控制端的电位。
[0019]在一个实施例中，每级GOA驱动单元的上拉信号为下一级GOA驱动单元的第一时钟信号，或者为下一级GOA驱动单元输出的第一栅极信号。
[0020]在一个实施例中，所述上拉维持单元包括:
[0021]第一上拉晶体管，其栅极耦接在所述上拉控制单元的输出端，其第一端耦接直流电源，其第二端耦接在输出单元的控制端；
[0022]第二上拉晶体管，其栅极耦接在所述上拉控制单元的输出端，其第一端耦接直流电源，其第二端耦接在输出单元的第二栅极信号输出端；
[0023]其中，在上拉控制信号有效时第一和第二上拉晶体管导通，将输出单元控制端的电位上拉至直流电源电位，并将第二栅极信号上拉至直流电源电位。
[0024]在一个实施例中，所述上拉维持单元进一步包括:
[0025]防漏电晶体管，其栅极耦接在输出单元的控制端，其第一端耦接直流电源，其第二端耦接在第一上拉晶体管和第二上拉晶体管的栅极；
[0026]其中，在输出单元控制端为低电位的情况下所述防漏电晶体管导通，使第一和第二上拉晶体管的栅极保持在高电位，从而防止产生从直流电源到输出单元控制端的漏电流。
[0027]在一个实施例中，所述上拉控制单元包括一上拉控制晶体管，其栅极短接第一端，以接收上拉信号，其第二端耦接在所述第一和第二上拉晶体管的栅极。
[0028]在一个实施例中，所述信号传入单元包括一信号传入晶体管，其栅极短接第一端，以接收传入信号，其第二端耦接在所述输出单元的控制端。
[0029]与现有的GOA驱动单元相比，本发明具有以下优点。
[0030]1、本发明通过采用单级GOA驱动单元驱动双行栅线，减少栅极驱动电路中TFT的使用数量，降低电路功耗，实现扫描驱动电路的简化，使得显示装置能够实现窄边框设计。
[0031]2、本发明相邻两级GOA驱动单元的第一时钟脉冲信号和第二时钟脉冲信号构成一个时钟周期，并在时序上互相错开并且顺次衔接，完成上拉维持作用，解决目前LTPS GOA电路中上拉维持电路部分在非作用期间的冗长的电路架构问题。
[0032]3、本发明采用直流电源的高电位完成在GOA驱动单元非作用期间持续上拉Q[N]点电位，并将输出的栅极扫描信号上拉至高点位，保证电路时序功能完整。
[0033]4、本发明在上拉维持单元中设置防漏电晶体管，可以防止本级GOA驱动单元在作用期间从直流电源到Q[N]点的漏电流，保证驱动电路的稳定。
[0034]本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
【专利附图】
【附图说明】
[0035]附图用来提供对本申请技术方案或现有技术的进一步理解，并且构成说明书的一部分，但并不构成对本申请技术方案的限制。
[0036]图1a是根据本发明实施例一的第N级GOA驱动单元的结构示意图；
[0037]图1b是根据本发明实施例一的第N+2级GOA驱动单元的结构示意图；
[0038]图2是根据本发明实施例一的GOA驱动单元工作时序图；
[0039]图3是根据本发明实施例二的GOA驱动单元的结构示意图；
[0040]图4是根据本发明实施例二的GOA驱动单元工作时序图；
[0041]图5是根据本发明实施例三的GOA驱动单元的结构示意图；
[0042]图6是根据本发明实施例三的GOA驱动单元工作时序图；
[0043]图7是根据本发明实施例四的GOA驱动单元的结构示意图。
【具体实施方式】
[0044]为使本发明的目的、技术方案和优点更加清楚，下面以具有P型晶体管的LTPSGOA栅极驱动电路为例，参照附图详细介绍GOA驱动单元的电路结构和工作原理。
[0045]实施例一
[0046]本实施例提供一种栅极驱动电路，包括多级GOA驱动单元，每级GOA输出双行栅线的扫描信号。图1a和图1b分别是根据本实施例的栅极驱动电路第N级和第N+2级GOA驱动单元的结构示意图。图中仅显示了多级GOA驱动单元中的相邻两级。由于每级驱动电路产生两行栅线的扫描信号，为便于说明，将前一级GOA驱动单元标示为N，相邻的后一级GOA驱动单元标示为N+2。图1a和图1b中所示的晶体管元件均为P型。
[0047]如图1a所示，第N级GOA驱动单元包括信号传入单元100、输出单元200、降压单元400、上拉维持单元500和上拉控制单元600。
[0048]其中，信号传入单元100包括信号传入晶体管Tl。Tl的栅极与第一端短路连接，以接收传入信号。在本实施例中，该传入信号优选为第N-2级GOA驱动单元输出的栅极信号G[N-1]。Tl的第二端耦接在输出单元200的控制端(图中Q[N]点)，当传入信号到来时，Tl的第二端输出下拉控制信号KD[N]。
[0049]输出单元200的控制端耦接在信号传入单元100的输出端，以根据下拉控制信号KD[N]和第一时钟脉冲信号CKl下拉第一栅极信号输出端(图中0[N]点)的电位，以及根据下拉控制信号KD[N]和第二时钟脉冲信号CK2下拉第二栅极信号输出端(图中0[N+1]点)的电位。从而使第N级GOA驱动单元输出第一栅极信号G[N]和第二栅极信号G[N+1]，其中，第一栅极信号G[N]和第二栅极信号G[N+1]为相邻两行栅线的扫描信号。
[0050]具体而言，如图1a所示，输出单元200包括第一输出晶体管T2和第二输出晶体管T3o
[0051]第一输出晶体管Τ2的栅极耦接信号传入单元100的输出端，接收下拉控制信号KD [N]。Τ2的第一端接收第一时钟脉冲信号CKl，其第二端做为第一栅极信号输出端而输出第一栅极信号G [N]。
[0052]第二输出晶体管Τ3的栅极耦接信号传入单元100的输出端，接收下拉控制信号KD [N]。Τ3的第一端接收第二时钟脉冲信号CK2，其第二端做为第二栅极信号输出端而输出第二栅极信号G[N+1]。
[0053]降压单元400包括第一降压电容Cl。Cl的第一端耦接在输出单元200控制端，Cl的第二端耦接在T2的第二端(图中0[N]点)，以根据第一时钟信号CKl下拉或者抬升输出单元200控制端，即Q[N]点的电位。需要强调的是，在第N行栅线的作用期间，第一降压电容Cl可下拉Q[N]点的电位以保证第一输出晶体管T2正常输出；在第N+1行栅线的作用期间，第一降压电容Cl还可适当推高Q[N]点电位，从而保证在第N+1行栅线由作用状态切换至非作用状态时第二输出晶体管T3快速关闭。
[0054]上拉控制单元500根据上拉信号输出上拉控制信号KU[N]。在本实施例中，上拉信号优选为时钟信号CK3。如图1b所示，时钟信号CK3也是输入到第N+2级GOA驱动单元的第一时钟信号。上拉控制单元500包括上拉控制晶体管T4。T4的栅极与第一端短路连接，以接收时钟信号CK3。当时钟信号CK3到来时，T4的第二端输出上拉控制信号KU[N]。
[0055]上拉维持单元600親接在上拉控制单元500的输出端、输出单元200的控制端、第二栅极信号输出端(图中0[N+1]点)和直流电源VGH之间，以根据上拉控制信号KU[N]将Q[N]点上拉至直流电源VGH的电位，使T2和T3关闭，并将第二栅极信号G[N+1]上拉至高电位。从而在第N级GOA驱动单元完成对第N行和第N+1行栅线的扫描驱动之后，通过直流电源VGH将第一栅极信号G[N]和第二栅极信号G[N+1]维持在高电位，直到下一帧内传入信号的到来。
[0056]具体而言，上拉维持单元600包括第一上拉晶体管T6和第二上拉晶体管T7。T6的栅极耦接在上拉控制单元500的输出端，其第一端耦接直流电源VGH，其第二端耦接在输出单元200的控制端(图中Q[N]点)。T7的栅极耦接在上拉控制单元600的输出端，其第一端耦接直流电源VGH，其第二端耦接在输出单元700的第二栅极信号输出端(图中0[N+1]点)。
[0057]上拉维持单元600还包括防漏电晶体管T5。T5的栅极耦接在输出单元200的控制端，其第一端耦接直流电源VGH，其第二端耦接在第一上拉晶体管T6的和第二上拉晶体管T7的栅极。在Q[N]点为低电位的情况下，T5导通，使T6和T7的栅极保持在高电位，从而使得T6和T7处于关闭状态，防止产生从直流电源VGH到Q [N]点的漏电流。
[0058]第N+2级GOA驱动单元的结构与第N级类似，不同之处在于传入信号和时钟信号。
[0059]如图1b所示，第N+2级GOA驱动单元中Tl接收的传入信号为第N级GOA驱动单元输出的第二栅极信号G[N+1]。T2的第一端接收的第一时钟信号为CK3，T3的第一端接收的第二时钟信号为CK4。T4的栅极与其第一端短路连接，以接收时钟信号CKl。也就是说，在当前级和下一级GOA驱动单元中，CKl与CK3的输入位置互换，CK2与CK4的输入位置互换，每相邻级均如此配置。
[0060]需要说明的是，第N级GOA驱动单元的第一时钟脉冲信号CKl和第二时钟脉冲信号CK2与第N+2级GOA驱动单元的第一时钟脉冲信号CK3和第二时钟脉冲信号CK4构成一个时钟周期，在时序上互相错开并且顺次衔接。即CK1、CK2、CK3和CK4的脉冲宽度分别为25%时钟周期。在本实施例提供的GOA驱动单元中，合理配置CKl至CK4的工作时序并利用降压单元400实现对Q [N]点电位的调整，可以在较少晶体管元件的情况下完成对第N行和第N+1行栅线的扫描驱动。并在非作用期间保证Q[N]点维持在高电位，以使得第一栅极信号G[N]和第二栅极信号G[N+1]维持在高电位。
[0061]如图1b所示，在本实施例中，第N级GOA驱动电路的第二栅极信号输出端(图中O[N+1]点)耦接在第N+2级GOA驱动单元的信号传入单元100的输入端，以根据第N级GOA驱动单元输出的第二栅极信号G[N+1]启动第N+2级GOA驱动单元。
[0062]以下结合图2所示的信号时序图详细说明第N级GOA驱动单元的工作原理。在图2中，时段t0至t3构成一个时钟周期，时段t0至t3分别为25%时钟周期。
[0063]在时段t0期间，传入信号G[N_1]从高电位跳变至低电位，Tl导通，Tl输出的下拉控制信号KD[N]为低电位，即将Q[N]的电位下拉至第一低电位。由于Q[N]为低电位，T2、T3和T5导通。T2导通，因为CKl为高电位进而使输出的第一栅极信号G[N]保持高电位。T3导通，因为CK2为高电位进而使T3输出的第二栅极信号G[N+1]保持高电位。
[0064]由于CK3为高电位，T4截止。T5导通，使得T6和T7栅极电位保持在高电位VGH，从而T6和T7截止。这样T6和T7可以保持在稳定的截止状态，防止产生从高电位直流电源VGH到Q[N]点的漏电流，有利于保持GOA驱动单元的稳定性。
[0065]在时段tl期间，传入信号G[N_1]从低电位跳变至高电位，Tl截止。Q[N]点为低电位，T2、T3和Τ5导通。Τ3导通，因为CK2保持高电位，使得Τ3输出的第二栅极信号G[N+1]保持高电位。T2导通，CKl由高电位跳变至低电位，使得T2输出的第一栅极信号G[N]跳变为低电位。在时段tl的初始时刻，由于电容Cl第二端(图中0[N]点)由高电位跳变为低电位，因此电容Cl第一端(图中Q[N]点)由第一低电位变化为更低的第二低电位。在本实施例中，T2的栅极耦接在Q[N]点，T2的第一端为源极以接收第一时钟信号CK1。由于T2为P型晶体管且栅极电位为更低的第二低电位，可保证在CKl跳变为低电位的情况下，T2的栅极和源极之间保持负压差，使得T2仍然处于打开状态，保证T2能够正常输出第一栅极信号 G[N]。
[0066]在时段t2期间，传入信号G[N_1]保持高电位，使得Tl截止。Q[N]点为低电位，T2、T3和T5导通。在t2时段的初始时刻，Q[N]点为第二低电位，T2和T3均导通。T3导通，CK2由高电位跳变至低电位，进而使输出的第二栅极信号G[N+2]为低电位。T2导通，CKl由低电位跳变至高电位，进而使输出的第一栅极信号G[N]为高电位。由于电容Cl第二端的电位从低电位跳变为高电位，使得Q[N]的电位由第二低电位推高至第一低电位。
[0067]在时段t3期间，传入信号G[N_1]保持高电位，使得Tl和T5截止。由于CK3由高电位跳变至低电位，T4导通，从而T6和T7导通。T6导通，直流电源VGH向电容Cl充电，将Q[N]点上拉至高电位，进而使得T2和T3截止。需要说明的是，由于在时段t2内Q[N]的电位由第二低电位推高至第一低电位，直流电源VGH仅需较短的充电时间即可将Q[N]点上拉至高电位，以使得T2和T3迅速截止。
[0068]T2截止，使第一栅极信号G [N]仍然保持前一时段的高电位。T7导通，使得直流电源VGH将第二栅极信号G[N+1]的电位上拉至高电位。这样以来，直流电源VGH将Q[N]点和第二栅极信号G[N+1]的电位持续上拉，直到下一个帧周期中传入信号G[N-1]低电位脉冲到来。
[0069]以下说明第N+2级GOA驱动单元的工作过程。
[0070]如上文所述，第N+2级GOA驱动单元的结构与第N级类似，不同之处在于传入信号和时钟信号。其中，第N+2级GOA驱动单元接收的传入信号为G[N+1]，第一时钟信号为CK3，第二时钟信号为CK4。并且，第N+2级GOA驱动单元接收的上拉信号为时钟信号CKl。
[0071 ] 如图2所示，与第N级GOA驱动单元相比，第N+2级GOA驱动单元接收的传入信号和时钟信号均延迟两个时钟脉冲。因此，Q[N+2]点电位的波形图比Q[N]点电位的波形图延迟两个时钟脉冲，第N+2级GOA驱动单元输出的第一栅极信号G[N+2]比G[N]延迟两个时钟脉冲，同样的，第N+2级GOA驱动单元输出的第二栅极信号G[N+3]比G[N+1]延迟两个时钟脉冲。
[0072]从以上信号时序分析可以看出，本实施例提供的栅极驱动电路可根据CK1、CK2、CK3和CK4的周期性变化完成连续四行栅线的驱动扫描。本实施例通过设计单级控制双行栅线扫描驱动，能够减少TFT使用数目，实现栅极驱动电路的简化设计，并能降低电路功耗。并可使显示装置实现更窄边框的设计。
[0073]实施例二
[0074]图3是本实施例第N级GOA驱动单元的结构示意图。本实施例的第N+2级GOA驱动单元的结构与图3类似，不同之处在于传入信号和时钟信号。
[0075]与图1a相比，本实施例中降压单元400的结构不同。具体而言，降压单元400包括第二降压电容C2。第二降压电容C2的第一端耦接在输出单元200的控制端(图中Q[N]点)，第二端耦接在第二输出晶体管T3的第二端(图中0[N]点)，以根据第二时钟信号CK2下拉Q [N]的电位。
[0076]以下结合图4所示的信号时序图详细说明本实施例中第N级GOA驱动单元的工作原理。
[0077]在时段t0期间，传入信号G[N_1]从高电位跳变至低电位，Tl导通，Tl输出的下拉控制信号KD[N]为低电位，即将Q[N]的电位下拉至第一低电位。由于Q[N]为低电位，T2、T3和T5导通。T2导通，因为CKl为高电位进而使输出的第一栅极信号G[N]保持高电位。T3导通，因为CK2为高电位进而使T3输出的第二栅极信号G[N+1]保持高电位。
[0078]由于CK3为高电位，T4截止。T5导通，使得T6和T7栅极电位保持在高电位VGH，从而T6和T7处于稳定的截止状态，防止产生漏电流。
[0079]在时段tl期间，传入信号G[N_1]从低电位跳变至高电位，Tl截止。Q[N]点为低电位，T2、T3和Τ5导通。Τ3导通，由于CK2保持高电位，使得Τ3输出的第二栅极信号G[N+1]保持高电位。由于电容Cl第二端保持在高电位，且与to时段电位相同，因此在时段tl内电容Cl并未发生充电或者放电，因此Q[N]点的电位保持在第一低电位。T2导通，CKl由高电位跳变至低电位，使得输出的第一栅极信号G[N]跳变为低电位。
[0080]在时段t2期间，传入信号G[N_1]保持高电位，使得Tl截止。Q[N]点为低电位，T2、T3和T5导通。在t2时段的初始时刻，Q[N]点为第一低电位，T2和T3均导通。T3导通，由于CK2由高电位跳变至低电位，进而使输出的第二栅极信号G[N+2]为低电位。由于电容C2第二端(图中0[N+1]点)由高电位跳变为低电位，电容C2第一端(图中Q[N]点)由第一低电位变化为更低的第二低电位。在本实施例中，T3的栅极耦接在Q[N]点，T3的第一端为源极以接收第二时钟信号CK2。由于T3为P型晶体管且栅极电位为更低的第二低电位，可保证在CK2跳变为低电位的情况下，T3的栅极和源极之间保持负压差，使得T3仍然处于打开状态，保证T3能够正常输出第二栅极信号G[N+1]。T2导通，由于CKl由低电位跳变至高电位，进而使输出的第一栅极信号G[N]为高电位。
[0081]在时段t3期间，传入信号G[N-1]保持高电位，使得Tl和T5截止。由于CK3由高电位跳变至低电位，T4导通，从而T6和T7导通。T6导通，直流电源VGH向电容Cl充电，将Q[N]点上拉至高电位，进而使得T2和T3截止。T2截止，使第一栅极信号G[N]仍然保持前一时段的高电位。T7导通，使得直流电源VGH将第二栅极信号G[N+1]上拉至高电位。
[0082]第N+2级GOA驱动单元的工作过程与第N级GOA驱动单元类似。如图4所示，Q[N+2]点电位的波形图比Q[N]点电位的波形图延迟两个时钟脉冲，第N+2级GOA驱动单元输出的第一栅极信号G[N+2]比G[N]延迟两个时钟脉冲，同样的，第N+2级GOA驱动单元输出的第二栅极信号G[N+3]比G[N+1]延迟两个时钟脉冲。
[0083]实施例三
[0084]图5显示了本实施例的GOA驱动单元的电路结构示意图。该电路是图1a和图2所示的两种GOA驱动单元的整合。
[0085]以下结合图6所示的信号时序图详细说明本实施例中第N级GOA驱动单元的工作原理。
[0086]在时段t0期间，传入信号G[N_1]从高电位跳变至低电位，Tl导通，Tl输出的下拉控制信号KD[N]为低电位，即将Q[N]的电位下拉至第一低电位。由于Q[N]为低电位，T2、T3和T5导通。T2导通，因为CKl为高电位进而使输出的第一栅极信号G[N]保持高电位。T3导通，因为CK2为高电位进而使T3输出的第二栅极信号G[N+1]保持高电位。
[0087]在时段tl期间，传入信号G[N_1]从低电位跳变至高电位，Tl截止。Q[N]点为低电位，T2、T3和Τ5导通。Τ3导通，由于CK2保持高电位，使得Τ3输出的第二栅极信号G[N+1]保持高电位。T2导通，CKl由高电位跳变至低电位，使得输出的第一栅极信号G[N]跳变为低电位。在时段tl的初始时刻，由于电容Cl第二端(图中0[N]点)由高电位跳变为低电位，电容Cl第一端(图中Q[N]点)由第一低电位变化为更低的第二低电位。在本实施例中，T2的栅极耦接在Q[N]点，T2的第一端为源极以接收第一时钟信号CKl。由于T2为P型晶体管且栅极电位为更低的第二低电位，可保证在CKl跳变为低电位的情况下，T2的栅极和源极之间保持负压差，使得T2仍然处于打开状态，保证T2能够正常输出第一栅极信号G [N] ο
[0088]在时段t2期间，传入信号G[N_1]保持高电位，使得Tl截止。Q[N]点为低电位，T2、T3和T5导通。在t2时段的初始时刻，Q[N]点为第二低电位，T2和T3均导通。
[0089]T3导通，CK2由高电位跳变至低电位，进而使输出的第二栅极信号G[N+2]为低电位。电容C2的第二端(图中0[N+1]点)由高电位跳变为低电位，对Q[N]点电位具有下拉的作用。T2导通，CKl由低电位跳变至高电位，进而使输出的第一栅极信号G[N]为高电位。电容Cl的第二端(图中0[N]点)由低电位跳变为高电位，对Q[N]点电位具有推高的作用。在本实施例中，晶体管T2和T3电性能相同，优选地将电容Cl和C2配置为容量相等。对Q[N]点的电位来说，时钟信号CKl的推高作用与CK2的下拉作用抵消，使得Q[N]点的电位保持在第二低电位。
[0090]这样既可以在CK2跳变为低电位的情况下，T3的栅极和源极之间保持负压差，使得T3仍然处于打开状态，保证T3能够正常输出第二栅极信号G[N+1];又可避免CK2的下拉作用将Q[N]点下拉至更低的电位，从而防止在时段t3期间中直流电源VGH对Cl和C2的充电时间过长。
[0091]在时段t3期间，传入信号G[N-1]保持高电位，使得Tl和T5截止。由于CK3由高电位跳变至低电位，T4导通，从而T6和T7导通。T6导通，直流电源VGH向电容Cl和C2充电，将Q[N]点上拉至高电位，进而使得T2和T3截止。T2截止，使第一栅极信号G[N]仍然保持前一时段的高电位。T7导通，使得直流电源VGH将第二栅极信号G [N+1]的电位上拉至高电位。需要说明的是，由于在时段t2内Q[N]的电位保持在第二低电位，直流电源VGH仅需较短的充电时间即可将Q[N]点上拉至高电位，以使得T2和T3迅速截止。
[0092]因此，电容Cl和C2对Q[N]点的电位具有调节的作用。既能在第N行和第N+1行栅线作用期间下拉Q[N]点电位，使得T2和T3正常输出，又能使得第N+1行栅线由作用状态切换至非作用状态时第二输出晶体管T3迅速关闭。
[0093]此外，直流电源VGH为恒压的DC高电位，结合四个时钟源和降压单元的配合作用，可以解决现有技术中LTPS GOA电路中下拉维持部分在非作用期间冗长的下拉维持电路架构，完成下拉维持功能。
[0094]实施例四
[0095]图7显示了本实施例的第N级GOA驱动单元的电路结构示意图。该电路是在图1a的电路基础上对其中的上拉控制单元500做出了进一步改进。需要说明的是，第N+2级驱动单元(图中未示出)也做出相应的改进。
[0096]具体而言，上拉控制单元500接收的上拉信号为第N+2级GOA驱动单元输出的第一栅极信号G[N+2]。具体信号时序及对其的分析过程参考附图2，不再赘述。
[0097]本实施例在实施例一的基础上将下一级输出Gate[N+2]信号输入到T4的栅极，可保持上拉控制单元500和上拉维持单元600在非作用期间的稳定性。
[0098]需要说明的是，实施例二和实施例三也可以适用于实施例四中。
[0099]虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式。任何本发明所属【技术领域】内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
【权利要求】
1.一种栅极驱动电路，其特征在于，包括多级GOA驱动单元，每级GOA驱动单元包括: 信号传入单元，其用于根据传入信号输出下拉控制信号； 输出单元，其控制端耦接在信号传入单元的输出端，以根据下拉控制信号和第一时钟脉冲信号下拉第一栅极信号输出端的电位，以及根据下拉控制信号和第二时钟脉冲信号下拉第二栅极信号输出端的电位，使本级GOA驱动单元输出第一和第二栅极信号，所述第一和第二栅极信号为相邻两行栅线的扫描信号； 上拉控制单元，其根据上拉信号输出上拉控制信号； 上拉维持单元，其耦接在上拉控制单元的输出端、输出单元的控制端、第二栅极信号输出端和直流电源之间，以根据上拉控制信号将输出单元控制端的电位上拉至直流电源电位，从而使第一栅极信号和第二栅极信号维持在高电位。
2.根据权利要求1所述的栅极驱动电路，其特征在于，每级GOA驱动单元的第二栅极信号输出端親接在下一级GOA驱动单元的信号传入单元的输入端，以根据当前级GOA驱动单元输出的第二栅极信号启动下一级GOA驱动单元。
3.根据权利要求1所述的栅极驱动电路，其特征在于，每级GOA驱动单元的第一和第二时钟脉冲信号与其下一级GOA驱动单元的第一和第二时钟脉冲信号构成一个时钟周期，在时序上互相错开并且顺次衔接。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出单元包括: 第一输出晶体管，其栅极耦接在信号传入单元的输出端，其第一端接收第一时钟信号，其第二端输出第一栅极信号； 第二输出晶体管，其栅极耦接在信号传入单元的输出端，其第一端接收第二时钟信号，其第二端输出第二栅极信号。
5.根据权利要求4所述的栅极驱动电路，其特征在于，还包括降压单元，所述降压单元包括第一降压电容和/或第二降压电容，其中， 第一降压电容的第一端耦接在所述输出单元控制端，第二端耦接在所述第一输出晶体管的第二端，以根据第一时钟信号下拉或者抬升所述输出单元控制端的电位； 第二降压电容的第一端耦接在所述输出单元控制端，第二端耦接在所述第二输出晶体管的第二端，以根据第二时钟信号下拉所述输出单元控制端的电位。
6.根据权利要求3所述的栅极驱动电路，其特征在于，每级GOA驱动单元的上拉信号为下一级GOA驱动单元的第一时钟信号，或者为下一级GOA驱动单元输出的第一栅极信号。
7.根据权利要求3所述的栅极驱动电路，其特征在于，所述上拉维持单元包括: 第一上拉晶体管，其栅极耦接在所述上拉控制单元的输出端，其第一端耦接直流电源，其第二端耦接在输出单元的控制端； 第二上拉晶体管，其栅极耦接在所述上拉控制单元的输出端，其第一端耦接直流电源，其第二端耦接在输出单元的第二栅极信号输出端； 其中，在上拉控制信号有效时第一和第二上拉晶体管导通，将输出单元控制端的电位上拉至直流电源电位，并将第二栅极信号上拉至直流电源电位。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述上拉维持单元进一步包括: 防漏电晶体管，其栅极耦接在输出单元的控制端，其第一端耦接直流电源，其第二端耦接在第一上拉晶体管和第二上拉晶体管的栅极； 其中，在输出单元控制端为低电位的情况下所述防漏电晶体管导通，使第一和第二上拉晶体管的栅极保持在高电位，从而防止产生从直流电源到输出单元控制端的漏电流。
9.根据权利要求7所述的栅极驱动电路，其特征在于，所述上拉控制单元包括一上拉控制晶体管，其栅极短接第一端，以接收上拉信号，其第二端耦接在所述第一和第二上拉晶体管的栅极。
10.根据权利要求2所述的栅极驱动电路，其特征在于，所述信号传入单元包括一信号传入晶体管，其栅极短接第一端，以接收传入信号，其第二端耦接在所述输出单元的控制端。
【文档编号】G09G3/36GK104505049SQ201410856592
【公开日】2015年4月8日 申请日期:2014年12月31日 优先权日:2014年12月31日
【发明者】戴荣磊, 颜尧, 肖军城 申请人:深圳市华星光电技术有限公司