存器组的信号走线，第一移位寄存器组的信号走线包括触发信号走线3S1和结束信号走线3Τ1。并且同时形成位于同一层中的栅输出端和各引出端口(未标注)。然后在图4所示结构上形成绝缘层(未示出)。之后，在所述绝缘层上形成过孔(过孔如图4中的圆圈所示，未标注)，并用导电材料填充所述过孔，直至形成第二移位寄存器组的信号走线，第二移位寄存器组的信号走线包括触发信号走线3S2和结束信号走线3Τ2，如图5所示。
[0064]本实施例所提供的阵列基板的形成方法中，通过将一个移位寄存器组的信号走线形成在另一个移位寄存器组的信号走线上方，使信号走线占用的非显示区域300Ν面积减小，具体原因可以参考前述实施例相应内容。并且，本实施例所提供形成方法工艺步骤简单，更重要的是，所形成的阵列基板300可以具有窄边框结构。
[0065]本发明另一实施例提供了另一种阵列基板400，请结合参考图6至图10。
[0066]请参考图6，图6是本发明另一实施例所提供的阵列基板示意图。本实施例所提供的阵列基板400包括显示区域400V和非显示区域400Ν。非显示区域400Ν包括第一边框区域Ν41和第二边框区域Ν42。
[0067]阵列基板400包括位于非显示区域400Ν的栅极驱动电路。所述栅极驱动电路包括4个移位寄存器电路，每个移位寄存器电路具有两个移位寄存器组，因此，所述栅极驱动电路一共具有八个移位寄存器组。其中，第一边框区域N41具有四个移位寄存器组，分别为第一组至第四组，第二边框区域N42也具有四个移位寄存器组，分别为第五组至第八组。
[0068]请参考图7和图10，示出了位于第一边框区域N41中的所述栅极驱动电路，第一边框区域N41中的所述栅极驱动电路包括上述四个移位寄存器组。其中，图7是阵列基板400中栅极驱动电路第一层信号走线示意图，图8是阵列基板400中栅极驱动电路第二层信号走线示意图，图9是阵列基板400中栅极驱动电路第三层信号走线示意图，图10是阵列基板400中栅极驱动电路第四层信号走线示意图。
[0069]在本发明的其它实施例中，所述栅极驱动电路可以包括M个移位寄存器电路，其中M为正偶数。并且，每个移位寄存器电路可以具有两个移位寄存器组。同一移位寄存器电路的两个移位寄存器组中，驱动信号相位恰好相差半个时钟信号周期。
[0070]本实施例中，每个移位寄存器组具有N个移位寄存器，N为大于2的整数。具体的，由于一共具有八个移位寄存器组，则整个栅极驱动电路可以对应驱动8N行的像素，即N可以是像素总行数的八分之一。例如当像素有768行时，每个移位寄存器组可以具有96个移位寄存器。
[0071]图7至图10显示了移位寄存器401至移位寄存器409作为代表。具体的，第一移位寄存器组包括第4k-3个移位寄存器，第二移位寄存器组包括第4k-2个移位寄存器，第三移位寄存器组包括第4k-l个移位寄存器，第四移位寄存器组包括第4k个移位寄存器，其中k为正整数。移位寄存器401至移位寄存器409中，移位寄存器401、移位寄存器405和移位寄存器409属于第一移位寄存器组，移位寄存器402和移位寄存器406属于第二移位寄存器组，移位寄存器403和移位寄存器407属于第三移位寄存器组，移位寄存器404和移位寄存器408属于第四移位寄存器组。
[0072]本实施例中，第η个移位寄存器总是排在第η+1个移位寄存器前，不管此第η个移位寄存器和此第η+1个移位寄存器是否属于同一个移位寄存器组。且不同移位寄存器组第η个移位寄存器连续排布在一起，它们之间的先后顺序以组序(组序指组的序号)排列。例如，第一组的第η个移位寄存器排在第二组的第η个移位寄存器前，第二组的第η个移位寄存器排在第三组的第η个移位寄存器前，第三组的第η个移位寄存器排在第四组的第η个移位寄存器前。
[0073]本实施例中，移位寄存器401至移位寄存器409的栅输出端分别为栅输出端401a至409a。每个移位寄存器组中，第η个移位寄存器的栅输出端具有信号走线，所述信号走线包括结束信号走线和触发信号走线。其中，第η个移位寄存器的结束信号走线与第η-1个移位寄存器电连接，第η个移位寄存器的触发信号走线与第η+1个移位寄存器电连接，η为大于I且小于N的正整数。
[0074]例如当每个移位寄存器组具有96个移位寄存器时，从第2个至第95个均具有上述特点，即:每连续的三个移位寄存器中，位于中间的移位寄存器的栅输出端具有两条信号走线，分别为结束信号走线和触发信号走线。结束信号走线和触发信号走线的作用和工作过程可以参考本说明书第一实施例相应内容。
[0075]参考图7至图10可知，每个移位寄存器组中的所述移位寄存器通过所述信号走线相互电连接。其中，如图7所示，第一移位寄存器组中的信号走线包括触发信号走线4S1和结束信号走线4T1。如图8所示，第二移位寄存器组中的信号走线包括触发信号走线4S2和结束信号走线4T2。如图9所示，第三移位寄存器组中的信号走线包括触发信号走线4S3和结束信号走线4T3。如图10所示，第四移位寄存器组中的信号走线包括触发信号走线4S4和结束信号走线4T4。
[0076]参考图7至图10进一步可知，在垂直非显示区域400N的方向上，四个移位寄存器组的信号走线为位于不同层中的四层导电结构。并且，不同移位寄存器组的信号走线从下到上依次层叠在一起。上述四组信号走线堆叠到一起后，呈现图10所示的堆叠结构。
[0077]对比图10和图2。图2中，四个移位寄存器组的四组信号走线直接平铺在非显示区域，因此，至少有四条信号走线并排，这些信号走线并排部分的宽度通常会占用第一边框区域约70 μπι的宽度(其中，相邻信号走线之间的区域也占用了一定宽度)，即图2中宽度W2的值通常约为70 μπι。从而使第一边框区域往显示区域方向延伸和拓展，进而使边框区域面积扩大。而图10中，通过在垂直非显示区域400Ν的方向上，使得每个移位寄存器组的信号走线依次位于另一路移位寄存器组的信号走线上方，从而大幅减小了信号走线占用第一边框区域Ν41的宽度。即当采用本实施例的方案时，由于各信号走线不具有并排部分，因此，图10中的宽度W4仅为图2中宽度W2的四分之一左右(约17.5 μ m)，从而大幅减小边框区域的宽度。
[0078]需要说明的是，本实施例中，图2、图7、图8、图9和图10中，实心箭头(未标注)所示方向为第一轴向，所述第一轴向亦即图2、图7、图8、图9和图10中的竖向。垂直于所述实心箭头的方向为第二轴向，所述第二轴向亦即图2、图7、图8、图9和图10中的横向。并且，本实施例所提及的宽度为相应结构在所述第二轴向上的尺寸。
[0079]需要说明的是，在本发明的其它实施例中，也可以将一个移位寄存器组的信号走线位于另外三个移位寄存器组的信号走线上方时，或者将两个移位寄存器组的信号走线位于另外两个移位寄存器组的信号走线上方，或者将三个移位寄存器组的信号走线位于另外一个移位寄存器组的信号走线上方等。
[0080]本实施例中，结束信号走线还具有沿第一轴向延伸的第一线段LI，触发信号走线具有沿第一轴向延伸的第二线段L2。
[0081]本实施例定义各信号走线沿所述第一轴向延伸的部分为线段。第一线段LI和第二线段L2均可以称为线段。反过来说，所述线段包括第一线段LI和第二线段L2的至少其中之一。
[0082]图7中，用第一种底纹显示了第一移位寄存器组的其中一个第一线段LI，用第二种底纹显示了第一移位寄存器组的其中一个第二线段L2。从图7可以看到，同一个移位寄存器组的第一线段LI和第二线段L2位于同一平面上，并且它们的长度位于同一直线，所述直线平行于所述第一轴向。
[0083]图8中，同样用两种带底纹分别显示了第二移位寄存器组的第一线段L3和第二线段L4。并且图8还同时显示了第一移位寄存器组的部分第一线段LI。从图8可以看到，不同移位寄存器组的第一线段和第二线段位于不同平面上，但它们的长度位于同一直线，所述直线平行于所述第一轴向。因此，在垂直非显示区域400N的方向上，第二移位寄存器组的第一线段L3和第二线段L4部分重叠在第一移位寄存器组的第一线段LI和第二线段L2上方。
[0084]参考图9和图10，第三移位寄存器组和第四移位寄存器组的线段未进行标注。但是，本实施例中，位于上方的线段与位于下方的线段至少部分重叠。通过使不同移位寄存器组的线段至少部分重叠，可以使得信号走线占用的面积更小。
[0085]参考图8至图10可知，本实施例中，位于上方的线段宽度小于位于下方的线段宽度，例如第一线段L3和第二线段L4的宽度小于第一线段LI和第二线段L2的宽度。这种结构有利于使各线段后续能够具有较好的层叠方式。
[0086]参考图8至图10可知，本实施例中，在垂直非显示区域400N的方向上，同时使位于上方的至少部分所述线段与位于下方的所述线段完全重叠。
[0087]由于上方的线段宽度小于位于下方的线段宽度，因此，如图8、图9和图10所示，位于上方的线段中，可以有一部分长度完全重叠在位于下方的线段上。这种重叠方式能够进一步减小全部线段重叠后的宽度，并且这种重叠方式不仅重叠过程比较容易