16还可以具有其他相类似的结构。
[0081]本发明实施例中，移位寄存电路还包括与输出端OUT相连的稳压模块17，该稳压模块17用于在输出端OUT处电位被上拉后通过来自高电平偏置电压线VGH的电流来稳定上述输出端OUT处的电位。具体地，图3中上述稳压模块17包括第十七晶体管T17，该第十七晶体管T17的栅极和漏极连接输出端0UT，源极连接高电平偏置电压线VGH。由此，当输出端OUT处为高电平时，第十七晶体管T17可以通过来自高电平偏置电压线VGH的电流来稳定输出端OUT处的电位。当然，在本发明的其他实施例中，上述稳压模块17还可以具有其他相类似的结构。
[0082]需要说明的是，视晶体管具体类型的不同，本发明其他实施例中上述任一晶体管的源极和漏极的连接关系可以与图3中所示的相反。特别地，当任一晶体管具有源极与漏极对称的结构时，该晶体管的源极与漏极可以视作不作特别区分的两个电极。
[0083]基于图3所示的电路结构，图4是图3所示的一种移位寄存电路的电路仿真时序图。需要说明的是，上述复位端RESET所接信号未在图4中示出。可以理解的是，图4所示的电路时序与图3中各模块的结构与功能，以及图1所示的移位寄存电路的工作原理均是一致的，在此不再赘述。从图4中可以看出，第一节点PU、第二节点H)以及输出端OUT处的电位具有很高的稳定性，没有明显的噪声电压出现。
[0084]作为参照，图5是一种对照移位寄存电路的电路仿真时序图。该对照移位寄存电路在图3所示的电路结构的基础上，去除了第二晶体管T2、第四晶体管T4、第十六晶体管T16以及第十七晶体管T17，并采用漏极与栅极均与第二时钟信号线CKB相连、而源极与第二节点H)相连的晶体管代替了上述第六晶体管T6和第七晶体管T7(未在附图中示出)。对比图5与图4可以看出，图5所示的电路时序中在虚线圈标注的位置处存在噪声电压。相应地，图4在相应位置处并没出现相同或相似的噪声电压，可见图3所示的移位寄存电路可以很好地降低信号噪声。
[0085]作为另外一种更具体的示例，图6是本发明又一实施例中一种移位寄存电路的电路结构图。需要说明的是，不同于图3中移位寄存电路所连接的第一时钟信号线CK与第二时钟信号线CKB，图6中的移位寄存电路所连接的时钟信号线包括第一时钟信号线CK1、第二时钟信号线CK2、第四时钟信号线CK3和第三时钟信号线CK4。可以看出，图3所示的移位寄存电路和图6所示的移位寄存电路可以分别视为双相时钟信号下与四相时钟信号下的两个电路结构示例。
[0086]参见图6，本发明实施例中的输入模块11包括第一晶体管Tl，第一晶体管Tl的栅极连接输入端IN，漏极连接第一偏置电压线CN，源极连接第一节点PU ;本发明实施例中的复位模块14包括第三晶体管Τ3，第三晶体管Τ3的栅极连接复位端RESET，源极连接第二偏置电压线CNB，漏极连接第一节点PU。需要说明的是，上述第一偏置电压线CN和第二偏置电压线CNB为具有预设电平的偏置电压线，在本发明实施例中分别加载有高电平电压和低电平电压。由此，输入模块11可以在输入端IN为高电平时利用来自第一偏置电压线CN的电流上拉第一节点PU处的电位，而复位模块14可以在复位端RESET为高电平时利用流向第二偏置电压线CNB的电流下拉第一节点PU处的电位。此外，本发明实施例中的移位寄存电路具有与图3所不移位寄存电路中相同的第一晶体管T2和第四晶体管T4，因而其在图6所示的电路中具有同样的功能与效果，在此不再赘述。
[0087]图6所示的输出模块12中，第五晶体管T5的栅极连接第一节点PU，漏极连接第一时钟信号线CK1，源极连接输出端OUT。与图3所示的输出模块12不同之处主要在于，本发明实施例中的第一电容Cl不再作为单独的器件制作，而由上述第五晶体管T5中相互交叠的栅极金属层与源漏金属层形成。由此，不仅可以节省电路布局空间，还可以大幅度降低移位寄存电路的功耗。
[0088]相比于图3所示的下拉模块15而言，图6所示的下拉模块15中没有包括如图3所示的第十五晶体管T15 ;同时，第十四晶体管T14改为了栅极为低电平时开启，因此同样可以在第一节点ro处电位被下拉前持续下拉第二节点ro处的电位。可以理解的是，图3中第十五晶体管T15的可以在输出端OUT处电位被下拉前持续下拉第二节点ro处的电位，而并不是下拉模块15所必要的结构。
[0089]图6所示的移位寄存电路中，上拉模块13包括第一子模块13a、第二子模块13b和第三子模块13c，其中:
[0090]第一子模块13a包括第八晶体管T8，第八晶体管T8的栅极连接第二时钟信号线CK2，源极连接第一偏置电压线CN，漏极连接第十晶体管TlO的栅极；
[0091]第二子模块13b包括第九晶体管T9，第九晶体管T9的栅极连接第三时钟信号线CK4，源极连接第二偏置电压线CNB，漏极连接第十晶体管TlO的栅极；
[0092]第三子模块13c包括第十晶体管TlO和第^^一晶体管T11，第十晶体管TlO的源极连接高电平偏置电压线VGH，漏极与第二节点ro间接相连；第十一晶体管Tll连接在第十晶体管TlO和上述第二节点ro之间，栅极连接高电平偏置电压线VGH，源极连接第十晶体管T10，漏极连接第二节点ro。
[0093]图7是图6所不的一种移位寄存电路的电路仿真时序图。参见图7，该移位寄存电路所连接的时钟信号为周期相同而相位依次滞后的四相时钟信号，而按照相位先后排序则包括第一时钟信号线CK1、第二时钟信号线CK2、第四时钟信号线CK3 (未在附图中示出)和第三时钟信号线CK4。与图1和图3所示的移位寄存电路不同的是，上拉模块13所使用的时钟信号包括第二时钟信号线CK2和第四时钟信号线CK4上的信号。可以理解的是，第八晶体管T8及第九晶体管T9的作用是提供一控制第二节点H)上拉的周期性信号。具体来说，当第八晶体管T8受第二时钟信号线CK2上的时钟信号作用而开启后，来自第一偏置电压线CN的电流会上拉第十晶体管TlO的栅极电位，从而来自高电平偏置电压线VGH的电流可以将第二节点ro上拉；而当第九晶体管T9受第三时钟信号线CK4上的时钟信号作用而开启后，流向第二偏置电压线CNB的电流会下拉第十晶体管TlO的栅极电位，从而第十晶体管T1关闭，上拉模块13停止第二节点ro的上拉。由此，可以形成一控制第二节点ro上拉的周期性信号。
[0094]可以理解的是，上述第十一晶体管Tll是一直处于开启状态的晶体管，因此可以隔离源极与漏极两端信号的相互干扰，但并不是上拉模块13为实现第二节点PD的周期性上拉所必要的，因此在本发明的其他实施例中，上拉模块13可以仅包括第八晶体管T8、第九晶体管T9和第十晶体管TlO而不包括第^^一晶体管Tl I。
[0095]此外，虽然没有示出，但图6所示的电路同样可以包括上述隔离模块16和/或稳压模块17，两个模块均可以参照图3以相同或相似的方式进行设置，而且在电路中可以起到相同或相似的作用，在此不再赘述。
[0096]参见图7，本发明实施例中第十四晶体管T14、第十晶体管T10、第^^一晶体管Tll之间的沟道宽长比是相互对应的，因而下拉模块15的下拉作用与上拉模块13的周期性上拉作用在一定程度上相互抵消，使得第二节点ro在一般状态下的电位比低电平偏置电压线VGL上的电位略高。除此之外，本发明实施例的的电路时序与图6中各模块的结构与功能，以及图1所示的移位寄存电路的工作原理均是一致的，在此不再赘述。从图4中可以看出，第一节点PU、第二节点ro以及输出端OUT处的电位具有很高的稳定性，没有明显的噪声电压出现。
[0097]需要说明的是，视晶体管具体类型的不同，本发明其他实施例中上述任一晶体管的源极和漏极的连接关系可以与图6中所示的相反。特别地，当任一晶体管具有源极与漏极对称的结构时，该晶体管的源极与漏极可以视作不作特别区分的两个电极。
[0098]基于同样的发明构思，本发明实施例提供一种栅极驱动电路，该栅极驱动电路包括多级移位寄存器单元，每一级移位寄存器单元均具有上述任意一种的移位寄存电路的电路结构。在本发明的一个实施例中，上述多级移位寄存器单元可以按照如下方式进行连接:除第一级移位寄存器单元之外，任一级移位寄存器单元的输入端均与上一级移位寄存器单元的输出端相连；除第一级移位寄存器单元之外，任一级移位寄存器单元的输出端均与上一级移位寄存器单元的复位端相连。
[0099]可以看出，本发明实施例基于输入模块和复位模块的设置，可以减小输入端与复位端所接信号对第二节点处电位的影响；而基于上拉模块的设置，可以隔离时钟信号与第一节点而避免相互干扰。因此，本发明实施例可以抑制电路中的噪声电压、减小其对信号稳定性的影响，不仅有利于提高输出信号的信噪比，还有利于电路功耗的降低，提升产品性會K。
[0100]基于同样的发明构思，本发明实施例提供一种显示装置，该显示装置包括上述任意一种的栅极驱动电路。需要说明的是，本实施例中的显示装置可以为:显示面板、电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0101]在本发明的描述中需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可