提下，还可以根据这些附图获得其他的附图。其中:
[0028]图1是本发明第一实施例的栅极驱动电路的结构示意图；
[0029]图2是图1中栅极驱动单元的结构示意图；
[0030]图3是本发明第二实施例的栅极驱动单元的电路图；
[0031]图4是图3中第一时钟信号、第二时钟信号、复位信号以及栅极驱动信号的时序图；
[0032]图5是本发明第三实施例的栅极驱动单元的电路图；
[0033]图6是本发明第一实施例的液晶显示装置的结构示意图。
【具体实施方式】
[0034]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0035]请参见图1所示，图1是本发明第一实施例的栅极驱动电路的结构示意图。本实施例所揭示的栅极驱动电路应用于液晶显示装置，用于驱动液晶显示装置的多条扫描线，以使多条扫描线打开。
[0036]如图1所示，栅极驱动电路10与多条扫描线20连接，用于驱动多条扫描线20，该栅极驱动电路10包括多级栅极驱动单元11和控制芯片12，一个栅极驱动单元11对应一条扫描线20，栅极驱动单元11的输出端与扫描线20连接。
[0037]以下以第η级栅极驱动单元11进行详细说明，其中η为大于或等于I的整数。
[0038]如图2所示，第η级栅极驱动单元11包括第一拉动控制单元111、第一拉动单元112、第二拉动控制单元113、第二拉动单元114、第一复位单元115以及第二复位单元116。
[0039]第一拉动控制单元111用于在第一节点Qn输出第一拉动控制信号CL1。第一拉动单元112耦接第一节点Qn，第一拉动单元112接收第一时钟信号CKl，并根据第一拉动控制信号CLl和第一时钟信号CKl拉动栅极驱动信号输出端的电平到第一电平，输出栅极驱动信号Gn为第一电平，栅极驱动信号Gn用于驱动扫描线20。优选地，第一拉动控制信号CLl为第一电平。
[0040]第二拉动控制单元113用于在第二节点Pn输出第二拉动控制信号CL2。第二拉动单元114耦接第一节点Qn和第二节点Pn，第二拉动单元114接收第一电压参考信号VI，并根据第二拉动控制信号CL2拉动第一节点Qn的电平到第一电压参考信号Vl的第二电平。
[0041]第一复位单元115親接第一节点Qn，第一复位单元115接收复位信号Reset和第一电压参考信号VI，并根据复位信号Reset拉动第一节点Qn的电平到第二电平，此时第一拉动控制信号CLl为第二电平。
[0042]第二复位单元116親接第二节点Pn，第二复位单元116接收复位信号Reset和第二电压参考信号V2，并根据复位信号Reset拉动第二节点Pn的电平到第二电压参考信号V2的第三电平。第二拉动单元114进一步耦接栅极驱动信号输出端，第二拉动单元114拉动栅极驱动信号Gn的电平到第二电平。优选地，第一电平与第三电平相同。
[0043]在栅极驱动信号Gn的电平为第一电平时，扫描线20打开；在栅极驱动信号Gn的电平为第二电平时，扫描线20关闭，控制芯片12用于拉动第一时钟信号CKl和第一电压参考信号Vl到第一电平，栅极驱动信号Gn为第一电平，栅极驱动信号Gn所驱动的扫描线20打开，以使栅极驱动电路10所驱动的扫描线20全部打开，稳定地实现All Gate On功能。
[0044]在All Gate On功能结束后，第一复位单元115根据复位信号Reset拉动第一节点Qn的电平到第二电平，第一拉动单元112断开；第二复位单元116根据复位信号Reset拉动第二节点Pn的电平到第二电压参考信号V2的第三电平，第二拉动单元114拉动栅极驱动信号Gn的电平到第二电平，此时扫描线20关闭，进而实现在All Gate On功能结束后所有扫描线20均回到关闭电平。
[0045]本发明还提供第二实施例的栅极驱动单元，其在第一实施例所揭示的栅极驱动单元11的基础上进行描述。如图3所示，第一拉动控制单元111包括第一薄膜晶体管Tl和第二薄膜晶体管T2，第一薄膜晶体管Tl的第一端接收第一信号U2D，第一薄膜晶体管Tl的第二端接收前一级的栅极驱动信号Gn-Ι，第一薄膜晶体管Tl的第三端与第一节点Qn连接；第二薄膜晶体管T2的第一端接收第二信号D2U，第二薄膜晶体管T2的第二端接收后一级的栅极驱动信号Gn+Ι，第二薄膜晶体管T2的第三端与第一节点Qn连接。其中，第一拉动控制单元111用于控制栅极驱动单元11的正反扫描信号，并根据前一级的栅极驱动信号Gn-1或者后一级的栅极驱动信号Gn+Ι选择输入第一信号U2D或者第二信号D2U，其中第一信号U2D与第二信号D2U相反，例如第一信号U2D为高电平时，第二信号D2U为低电平。第一薄膜晶体管Tl的第三端和第二薄膜晶体管T2的第三端输出第一拉动控制信号CLl。
[0046]第一拉动单元112包括第三薄膜晶体管T3和第一电容Cl，第三薄膜晶体管T3的第一端接收第一时钟信号CK1，第三薄膜晶体管T3的第二端与第一节点Qn连接，第三薄膜晶体管T3的第三端为栅极驱动信号输出端，第一电容Cl连接在第三薄膜晶体管T3的第二端和第三端之间。
[0047]第一复位单元115包括第四薄膜晶体管T4，第四薄膜晶体管T4的第一端与第一节点Qn连接，第四薄膜晶体管T4的第二端接收复位信号Reset，第四薄膜晶体管T4的第三端接收第一参考电压信号Vl。
[0048]第二复位单元116包括第五薄膜晶体管T5，第五薄膜晶体管T5的第一端接收第二参考电压信号V2，第五薄膜晶体管T5的第二端接收复位信号Reset，第五薄膜晶体管T5的第三端与第二节点Pn连接。
[0049]第二拉动控制单元113包括第六薄膜晶体管T6和第七薄膜晶体管T7，第六薄膜晶体管T6的第一端接收第二时钟信号CK2，第六薄膜晶体管T6的第二端与第四薄膜晶体管T4的第一端连接，第六薄膜晶体管Τ6的第三端和第七薄膜晶体管Τ7的第三端与第二节点Pn连接，第七薄膜晶体管Τ7的第一端接收第二电压参考信号V2，第七薄膜晶体管Τ7的第二端接收第二时钟信号CK2。第六薄膜晶体管Τ6的第三端和第七薄膜晶体管Τ7的第三端输出第二拉动控制信号CL2。
[0050]第二拉动单元114包括第八薄膜晶体管Τ8、第九薄膜晶体管T9、第十薄膜晶体管TlO以及第二电容C2，第八薄膜晶体管Τ8的第一端与第三薄膜晶体管Τ3的第二端连接，第八薄膜晶体管Τ8的第二端接收第一时钟信号CK1，第八薄膜晶体管Τ8的第三端与第九薄膜晶体管T9的第一端连接，第九薄膜晶体管T9的第二端与第七薄膜晶体管Τ7的第三端连接，第九薄膜晶体管T9的第三端接收第一参考电压信号VI，