一种用于静态随机存取存储器的自定时电路及静态随机存取存储器的制作方法

本发明涉及存储器领域，更具体地涉及一种用于静态随机存取存储器的自定时电路及静态随机存取存储器。

背景技术：

随着半导体业的飞速发展，对存储器的需求突飞猛涨。而静态随机存取存储器(sram)以其无需刷新、使用方便以及速度较快等优势占据关键地位。在多库(multi-bank)sram电路设计中，多采用传统复制位线技术，采用划分字线和位线(dividewl/bl)的方法。这样的设计中，需要设计复制字线和位线的电路，且需要占用额外的行和列，存储器阵列尺寸变化不大。

上述问题的一种解决方法是引入存储单元(bitcell)器件，模拟bitcell工作模式，其结构如图1所示，图2为该结构的具体实现电路。这种结构在传统sram结构的基础上省掉了复制字线wl和位线bl的电路，无需占用额外的行和列，能够模拟bitcell工艺变化，在保证稳定性和成品率的同时，节省了面积。

但该结构仍存在问题，由于该结构不能反映阵列大小的变化，当阵列尺寸变化很大时，会造成稳定性下降、成品率降低的问题。因此，有必要提出一种用于静态随机存取存储器的自定时电路及静态随机存取存储器。

技术实现要素：

考虑到上述问题而提出了本发明。本发明提供了一种用于静态随机存取存储器的自定时(self-timing)电路，本发明中的自定时电路通过加入电容，用来反映字线bl上的电容cbl随着阵列大小变化而变化的情况，使各种大小的sram都能够达到很好的稳定性和成品率。

根据本发明一方面，提供了一种用于静态随机存取存储器的自定时电路，其特征在于，包括：第一pmos晶体管、第一nmos晶体管和第二nmos晶体管，其中所述第一pmos晶体管的源极连接高电平，所述第一pmos晶体管的漏极与所述第一nmos晶体管的漏极相连，所述第一nmos晶体管的源极与所述第二nmos晶体管的漏极相连，所述第二nmos晶体管的源极连接低电平，所述三个晶体管的栅极分别连接不同的信号输入端，所述第一pmos晶体管的漏极与所述第一nmos晶体管的漏极的连接节点连接信号输出端，所述信号输出端连接至一电容。

示例地，所述电容为mos电容，所述mos电容的栅极连接所述信号输出端，所述mos电容的源极、漏极和衬底相连接并且接地。

在一个实施例中，还包括连接在所述连接节点和所述信号输出端之间的反相器。

在另一个实施例中，所述第一pmos晶体管、所述第一nmos晶体管和所述第二nmos晶体管的栅极分别连接预充电信号输入端、时钟信号输入端和钳高信号输入端。

示例地，所述第一nmos晶体管为传输管，用于模拟静态随机存取存储器中存储单元(bitcell)的传输管，所述第二nmos晶体管为下拉管，用于模拟静态随机存取存储器中存储单元的下拉管，所述第一nmos晶体管和所述第二nmos晶体管共同作用以模拟存储单元的工作模式。

根据本发明另一方面，提供了一种静态随机存取存储器，包括：

存储单元阵列，包括彼此交叉设置的多个字线和多个位线、以及位于所述字线和位线的交叉位置上的存储单元；

译码器和时序控制单元，配置为控制数据的读写以及译码过程并生成时序控制信号；

灵敏放大器，配置为放大输入信号；以及

自定时电路，配置为生成在所述存储单元读出时确定内部电路的动作定时的自定时信号，其包括：第一pmos晶体管、第一nmos晶体管和第二nmos晶体管，其中所述第一pmos晶体管的源极连接高电平，所述第一pmos晶体管的漏极与所述第一nmos晶体管的漏极相连，所述第一nmos晶体管的源极与所述第二nmos晶体管的漏极相连，所述第二nmos晶体管的源极连接低电平，所述三个晶体管的栅极分别连接不同的信号输入端，所述第一pmos晶体管的漏极与所述第一nmos晶体管的漏极的连接节点连接信号输出端，所述信号输出端连接至一电容。

示例地，所述电容为mos电容，所述mos电容的栅极连接所述信号输出端，所述mos电容的源极、漏极和衬底相连接并且接地。

在一个实施例中，所述第一pmos晶体管、所述第一nmos晶体管和所述第二nmos晶体管的栅极分别连接预充电信号输入端、时钟信号输入端和钳高单元信号输入端。

示例地，所述第一nmos晶体管为传输管，用于模拟静态随机存取存储器中存储单元(bitcell)的传输管，所述第二nmos晶体管为下拉管，用于模拟静态随机存取存储器中存储单元的下拉管，所述第一nmos晶体管和所述第二nmos晶体管共同作用以模拟存储单元的工作模式。

示例地，所述mos电容的大小可根据所述存储单元阵列的大小确定。

根据本发明实施例的用于静态随机存取存储器的自定时电路及静态随机存取存储器，可以反映字线上的电容随着阵列大小的变化，使得自定时电路不仅能够反映工艺的变化，还能够反映阵列尺寸的变化，使各种大小的静态随机存取存储器都能够达到很好的稳定性和成品率。

附图说明

通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。

图1是现有技术中示范性的sram的示意性结构框图；

图2是图1中示范性sram的示意性结构的具体实现电路；

图3是根据本发明的实施例的自定时电路的示意性结构框图；

图4是图3中自定时电路中电容的示范性实现方式。

图5是根据本发明的实施例的示范性的sram的示意性结构框图。

具体实施方式

为了使得本发明的目的、技术方案和优点更为明显，下面将参照附图详细描述根据本发明的示例实施例。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是本发明的全部实施例，应理解，本发明不受这里描述的示例实施例的限制。基于本发明中描述的本发明实施例，本领域技术人员在没有付出创造性劳动的情况下所得到的所有其它实施例都应落入本发明的保护范围之内。

应当明白，在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

首先，参照图1来描述现有技术中示意性的sram的示意性结构(此后称为“结构一”)。

如图1所示，示出了现有技术中静态随机存取存储器(sram)的结构一的结构框图，其中所述sram示例性地为多库(multi-bank)sram。该sram包括存储单元阵列(memorycellarray)110、译码器和时序控制单元120、灵敏放大器130以及自定时电路140等。

所述存储单元阵列110具有多条字线wl和多条位线bl，以及位于字线wl和位线bl交叉处的多个存储单元mc(memorycell)，用于存储数据和读写数据。通过字线驱动器和位线驱动器选择特定的字线wl和位线bl，从而唯一选中字线wl和位线bl的交叉处的存储单元mc，再对其进行读写操作。

所述译码器和时序控制单元120，主要用来控制数据的读写以及译码过程。通过相应的控制信号如读使能信号、写使能信号等来控制数据的读写操作。

sram的译码器种类有行译码器和列译码器，它们分别对应存储单元阵列的行(row)和列(column)。每一组地址经过译码器，唯一确定一个存储单元。在译码过程中，首先由行译码器选中一条字线，然后由列译码器选中一个位线，由字线和位线确定唯一要访问的单元。

此外，sram的读写操作都是由一系列的时序过程按顺序来完成的，所以需要用时序控制电路来保证其能正确且有效地工作。示例性地，时序控制电路可以包括片选控制端、写控制端和读控制端。在实际应用中，通过一定的控制电路，使三者经过逻辑组合，再产生几个信号，来分别控制读写操作。示范性地，所述时序控制电路可以采用一种“地址转换监控电路(atd)”。它能通过监测外部信号的变化自动产生内部控制信号如sae，控制灵敏放大器的开关信号，从而非常有效地降低功耗和提高存储速度。

所述灵敏放大器(sa)130，主要用于将位线上的信号差放大成标准的逻辑电平“0”和“1”输出。另外，灵敏放大器130还具有改善性能、减少功耗等作用。

所述自定时电路140，用于生成在所述存储单元读出时确定内部电路的动作定时的自定时信号。其具体实现电路如图2所示，由pmos晶体管m0、nmos晶体管npg和nmos晶体管npd组成，其中，m0的源极连接高电平，漏极与npg的漏极相连。npg的源极与npd的漏极相连，npd的源极连接低电平。所述三个晶体管的栅极分别连接不同的信号输入端，用于接收不同的输入信号，m0的漏极与npg的漏极的连接节点连接信号输出端，用于输出信号。

上述结构在传统sram结构的基础上省掉了复制字线wl和位线bl的电路，无需占用额外的行和列，能够模拟位单元(bitcell)工艺的变化，在保证稳定性和成品率的同时，节省了面积。但该结构仍存在问题，由于该结构不能反映阵列大小的变化，当阵列尺寸变化很大时，会造成稳定性下降、成品率降低的问题。

为了解决该问题，本发明公开了一种用于静态随机存取存储器的自定时电路，其具体实现电路如图3所示，由pmos晶体管m0、nmos晶体管npg和nmos晶体管npd组成。其中，晶体管npg为传输管，用于模拟静态随机存取存储器中存储单元的传输管。晶体管npd为下拉管，用于模拟静态随机存取存储器中存储单元的下拉管。晶体管npg和晶体管npd共同作用，以模拟存储单元(bitcell)的工作模式，反映bitcell工艺的变化。

具体地，m0的源极接高电平，漏极与npg的漏极相连。npg的源极与npd的漏极相连，npd的源极连接低电平。所述三个晶体管的栅极分别连接不同的信号输入端，用于接收输入信号。其中晶体管m0的栅极连接信号输入端1，所述信号输入端1可以用于输入输入信号1，例如预充电(pre-charge)信号；晶体管npg的栅极连接信号输入端2，所述信号输入端2可以用于输入输入信号2，例如内部时钟信号(internal-clk)信号；晶体管npd的栅极连接信号输入端3，所述信号输入端3可以用于输入输入信号3，例如钳高单元(tie_high)信号。m0的漏极与npg的漏极的连接节点连接信号输出端，用于输出信号。所述信号输出端连接至一电容器，用来模拟阵列大小发生变化时，位线电容cbl的变化。具体地，所述电容器可以为任何已知的电容器。

示例地，所述电容器可以用mos电容来实现。mos电容的连接方式如图4所示，其栅极连接信号输出端，源极、漏极和衬底相连接并接地。

示例地，根据需要，还可以在上述连接节点和信号输出端之间连接反相器。

本发明的自定时电路，对于不同的存储器阵列大小，可以通过仿真得到合适的mos电容的大小，能够适用于阵列大小变化很大的sram，具有良好的稳定性和成品率。

本发明还公开了具有上述自定时电路的静态随机存取存储器(sram)，如图5所示，其中所述sram示例性地为多库(multi-bank)sram。与结构一类似地，该sram包括存储单元阵列(memorycellarray)210、译码器和时序控制单元220、灵敏放大器230以及自定时电路240等。

所述存储单元阵列210具有多条字线wl和多条位线bl，以及位于字线wl和位线bl交叉处的多个存储单元mc(memorycell)，用于存储数据和读写数据。通过字线驱动器和位线驱动器选择特定的字线wl和位线bl，从而唯一选中字线wl和位线bl的交叉处的存储单元mc，再对其进行读写操作。

所述译码器和时序控制单元220，主要用来控制数据的读写以及译码过程。通过相应的控制信号如读使能信号、写使能信号等来控制数据的读写操作。sram的译码器种类有行译码器和列译码器，它们分别对应存储单元阵列的行(row)和列(column)。每一组地址经过译码器，唯一确定一个存储单元。在译码过程中，首先由行译码器选中一条字线，然后由列译码器选中一个位线，由字线和位线确定唯一要访问的单元。

此外，sram的读写操作都是由一系列的时序过程按顺序来完成的，所以需要用时序控制电路来保证其能正确且有效地工作。示例性地，时序控制电路可以包括片选控制端、写控制端和读控制端。在实际应用中，通过一定的控制电路，使三者经过逻辑组合，再产生几个信号，来分别控制读写操作。示范性地，所述时序控制电路可以采用一种“地址转换监控电路(atd)”。它能通过监测外部信号的变化自动产生内部控制信号如sae，控制灵敏放大器的开关信号，从而非常有效地降低功耗和提高存储速度。

所述灵敏放大器(sa)230，主要用于将位线上的信号差放大成标准的逻辑电平“0”和“1”输出。另外，灵敏放大器230还具有改善性能、减少功耗等作用。

所述自定时电路240，用于生成在所述存储单元读出时确定内部电路的动作定时的自定时信号。其具体实现电路如图3所示，由pmos晶体管m0、nmos晶体管npg和nmos晶体管npd组成。其中，晶体管npg为传输管，用于模拟静态随机存取存储器中存储单元的传输管。晶体管npd为下拉管，用于模拟静态随机存取存储器中存储单元的下拉管。

具体地，m0的源极连接高电平，漏极与npg的漏极相连。npg的源极与npd的漏极相连，npd的源极连接低电平。所述三个晶体管的栅极分别连接不同的信号输入端，用于接收不同的输入信号，其中晶体管m0的栅极连接信号输入端1，所述信号输入端1可以用于输入输入信号1，例如预充电(pre-charge)信号；晶体管npg的栅极连接信号输入端2，所述信号输入端2可以用于输入输入信号2，例如内部时钟信号(internal-clk)信号。m0的漏极与npg的漏极的连接节点连接信号输出端，用于输出信号。所述信号输出端连接至一电容器，用来模拟阵列大小发生变化时，位线电容cbl的变化。具体地，所述电容器可以为任何已知的电容器。

示例地，所述电容器可以用mos电容来实现。mos电容的连接方式如图4所示，其栅极连接信号输出端，源极、漏极和衬底相连接并接地。

为了明确、直接地看出本发明的自定时电路的优势，对二者的性能参数进行了列表对比。如下表示出了当sa使能时，bl/bl_bar的电压差δvbl在各corner下的仿真结果。设计目标为各corner下δvbl在110v左右。

注意：表中b代表bitcell，p代表外围电路。

由上表可以看出，采用结构一，当row＝16时，δvbl为110mv左右；当row＝256时，δvbl为77mv左右。δvbl变化较大，不符合设计要求，会造成稳定性和成品率下降。采用本发明的结构，当row＝16和row＝256时，在各corner下δvbl均在110mv左右，变化很小，且δvblsigma变化小于等于5mv。因此，本发明的self-timing结构能够适用于阵列大小变化很大的sram，具有良好的稳定性和成品率。

尽管这里已经参考附图描述了示例实施例，应理解上述示例实施例仅仅是示例性的，并且不意图将本发明的范围限制于此。本领域普通技术人员可以在其中进行各种改变和修改，而不偏离本发明的范围和精神。所有这些改变和修改意在被包括在所附权利要求所要求的本发明的范围之内。