专利名称：基于深亚微米cmos工艺适用于大规模像素阵列的像素结构的制作方法
技术领域：
本发明涉及一种像素结构。特别是涉及一种低电源电压供电、高动态范围、高信噪比的基于深亚微米CMOS工艺适用于大规模像素阵列的像素结构。
背景技术：
CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)图像传感器具有功耗低、集成度高、成本低、抗辐照性好等特点，在部分领域已逐渐取代CCD(Charge Coupled Device,电感I禹合器件)图像传感器。
当今CMOS图像传感器主要是有源像素传感器(Active Pixel Sensor, APS),其像素阵列广泛采用以4T像素结构为代表的‘电荷积分’工作模式，其电路结构如
图1所示，像素由F1D (Pinned Photodiode,表面箝位光电二极管)、传输门(MTe)、复位管(MKS)、放大管(Msf)和选通管(MseJ组成。其工作过程为:1、复位:信号置为高电平，浮空扩散区(floating diffusion, FD)节点被复位。2、积分:曝光过程中，传输栅ΦΤ(；电压升高,在F1D中收集到的光生电子进入FD节点，在规定积分时间内完成电荷积分过程，最后导出的电子数与曝光的强度有关，光强越大，流入FD的电子越多，输出电压Vtot越小；同理，光强越小，输出电压Vott越大。即光敏节点的输出电压反映了光强信息，以这种模式工作的通常称为“电荷积分型”图像传感器。
动态范围(DynamicRange, DR)和信噪比(Signal-to-Noise Ratio, SNR)图像传感器的两项重要指标。动态范围定义为像素的最大可探测非饱和信号与最小可测信号的比值。最大非饱和信号是像素的满阱容量或像素最大输出电压摆幅，它受到电源电压的限制，通常电源电压越大像素最大输出电压摆幅越大，电源电压越小像素最大输出电压摆幅小；最小可测信号为无输入信号时噪声的均方根，即受到噪声限值。信噪比定义为信号与噪声的功率之比。信噪比越大，信号相对较强，噪声对图像的影响就相对降低，因此得到的图像质量较高。
随着CMOS工艺特征尺寸不断减小，尤其是先进的深亚微米CMOS工艺，使集成电路所需的电源电压不断降低，这给CMOS集成电路带来了高集成度、高速度、低功耗等一系列优势。然而，基于这种小尺寸CMOS工艺的集成电路，电源电压的下降及电路噪声的上升是必然趋势，如上所述，这将导致由这种像素构成的图像传感器DR和SNR大幅下降。这成为小尺寸工艺下模拟像素图像传感器发展的瓶颈。
为克服这种DR和SNR的下降，在图像传感器的发展进程中，研究人员开发出了基于PWM (Pulse Width Modulation，脉冲宽度调制)工作模式的图像传感器。与传统的电荷积分型图像传感器中所有像素受限于固定积分时间不同，基于时间的图像传感器可以根据每个像素选择最适合的积分时间，并且这种积分时间可以代表光强度，即获得时域的图像信息。
基于PWM的像素结构参考图2，一个典型的PWM像素由光电二极管H)、复位管MKST、像素级比较器和像素级/列级/阵列级存储器组成。复位管Mkst连接电源和ro反向输入端(cPD为ro寄生电容)，比较器的输入端分别为ro节点电压vPD和设定的参考电压vMf，比较器输出端Vwt通过反相器接入存储器写控制端，存储器的输入数据由像素阵列外部的全局计数器输入。其工作过程如下:ro先复位至复位电压Vist，在像素积分的过程中，ro节点电容因外界光强作用产生的光生电流而放电，节点电压下降，比较器比较ro节点电压与Vref之间的关系，当它降低至VMf时，该比较器的输出Vtjut发生跳变，这一跳变信号控制存储器进行一次“写”操作，保存当前全局计数器的数值，并可通过存储器“读”控制端控制读出数据。此时存储器中的数据即为该像素的积分时间tsig量化值，等价于像素从积分开始到其比较器输出翻转之间的时间间隔所形成的脉冲宽度，其值为:
权利要求
1.一种基于深亚微米CMOS工艺适用于大规模像素阵列的像素结构，包括有由PCCT发生器(Al)、时序控制电路(A2)和阵列共用的全局计数器(A3)构成的芯片级(A)，其特征在于，还设置有输入端与芯片级(A)的输出端相连的数字像素结构(B)，所述的数字像素结构(B)是由PWM工作模式的像素结构(BI)和像素级寄存器(B2)构成，其中，芯片级(A)中的PCCT发生器(Al)的输出电流Ipcct通过电流镜结构输入到PWM工作模式的像素结构(BI)中晶体管Mk的漏端，芯片级(A)中的全局计数器(A3)的输出端连接所述的像素级寄存器(B2)的输入端，所述的PWM工作模式的像素结构(BI)的输出端连接像素级寄存器(B2)的写控制端。
2.根据权利要求1所述的基于深亚微米CMOS工艺适用于大规模像素阵列的像素结构，其特征在于，所述的PWM工作模式的像素结构(BI)包括有:晶体管M1、M2、M3>Mest,Mcs,反相器Invl和反相器Inv2，所述的晶体管M3的栅极连接芯片级A中的PCCT发生器Al的晶体管M4栅极，晶体管M3的源极、反相器Invl、Inv2中的PMOS晶体管源极和用于开关的晶体管M1的源极共同连接电源，晶体管M3的漏极分别连接复位晶体管Mkst的源极、比较晶体管Mcs的漏极以及反相器Invl的输入端，晶体管Mk^MpM2的栅极连接芯片级时序控制信号，晶体管Mkst的漏极分别连接光电二极管H)的反向输入端，以及晶体管Mcs的栅极，光电二极管ro的另一端接地，晶体管Mcs的源极连接反相器Inv2的输出端，反相器Invl、Inv2中的NMOS源极接地，反相器Invl的输出端连接晶体管M2的漏极，用于开关的晶体管M2的源极和晶体管M1的漏极共同连接反相器Inv2输入端以及像素级寄存器B2的写控制端。
3.根据权利要求1所述的基于深亚微米CMOS工艺适用于大规模像素阵列的像素结构，其特征在于，所述的电流镜结构是由PCCT发生器(Al)中的晶体管M4的栅极与PWM工作连接模式的像素结构(BI)中的M3的栅极相连构成。
4.根据权利要求1所述的基于深亚微米CMOS工艺适用于大规模像素阵列的像素结构，其特征在于，所述的PCCT发生器(Al)是基于5位电流DAC的PCCT发生器。
5.根据权利要求1所述的基于深亚微米CMOS工艺适用于大规模像素阵列的像素结构，其特征在于，所述的全局计数器(A3)的输出端与所述的像素级寄存器(B2)的输入端之间是多位连接，所述的像素级寄存器(B2)的输出为多位输出。
全文摘要
一种基于深亚微米CMOS工艺适用于大规模像素阵列的像素结构，有由PCCT发生器、时序控制电路和阵列共用的全局计数器构成的芯片级，输入端与芯片级的输出端相连的数字像素结构，数字像素结构是由PWM工作模式的像素结构和像素级寄存器构成，芯片级中的PCCT发生器的输出电流IPCCT通过电流镜结构输入到PWM工作模式的像素结构中晶体管MCS的漏端，芯片级中的全局计数器的输出端连接所述的像素级寄存器的输入端，PWM工作模式的像素结构的输出端连接像素级寄存器的写控制端。本发明，动态范围不直接依赖电源电压、可直接输出数字值、无列FPN和读出噪声。在深亚微米CMOS工艺下，可采用低电源电压供电，具有更低的功耗并可获得高的动态范围和信噪比。
文档编号H01L27/146GK103139496SQ201310061690
公开日2013年6月5日 申请日期2013年2月27日 优先权日2013年2月27日
发明者徐江涛, 金伟松, 姚素英, 高静, 史再峰 申请人:天津大学