存储元件及其制造方法与流程

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。

背景技术：

随着科技日新月异，电子元件的进步增加了对更大储存能力的需要。为了增加储存能力，存储元件变得更小而且集成度更高。因此，三维存储元件已逐渐受到业界的高度关注。

然而，随着三维存储元件的集成度提高，由于高表面积体积比(High surface area to volume ratio)，表面力(例如是毛细力、摩擦力以及附着力)将严重影响三维存储元件结构的稳定性。特别是对于极端高高宽比(High aspect ratio)的元件结构。因此，如何发展出一种存储元件及其制造方法，以避免高高宽比的元件结构弯曲或是崩塌将成为未来重要的一门课题。

技术实现要素：

本发明提供一种具有盖层的存储元件及其制造方法，其可避免高高宽比的元件结构弯曲或是崩塌的现象。

本发明提供一种存储元件包括叠层结构、多个第一盖层以及多个第二盖层。叠层结构位于基底上。叠层结构包括相互交替叠层的多个第一导体层以及多个介电层。第一盖层分别位于第一导体层的侧壁上。第二盖层分别位于介电层的侧壁上。

在本发明的一实施例中，上述第一盖层的材料与第二盖层的材料相同。

在本发明的一实施例中，上述第一盖层的材料与第二盖层的材料不同。

在本发明的一实施例中，上述第一盖层的材料与第二盖层的材料包括含氮材料。

在本发明的一实施例中，上述含氮材料包括氮化硅、氮氧化硅或其组 合。

在本发明的一实施例中，上述存储元件更包括第二导体层以及电荷储存层。第二导体层覆盖叠层结构。电荷储存层位于叠层结构以及第二导体层之间。第一盖层分别位于第一导体层与电荷储存层之间。第二盖层分别位于介电层与电荷储存层之间。

在本发明的一实施例中，上述第一盖层的材料与电荷储存层的部分材料相同。第二盖层的材料与电荷储存层的部分材料不同。

在本发明的一实施例中，上述第一导体层与第二导体层其中之一者为多个栅极层。第一导体层与第二导体层其中之另一者为多个通道层。

本发明提供一种存储元件包括叠层结构、第二导体层以及电荷储存结构。叠层结构位于基底上。叠层结构包括相互交替叠层的多个第一导体层以及多个介电层。第二导体层覆盖叠层结构。电荷储存结构位于叠层结构以及第二导体层之间。电荷储存结构包括多个第一部分以及多个第二部分。第一部分位于第一导体层的侧壁上。第二部分位于介电层的侧壁上。第一部分的结构与这些第二部分的结构至少有一部分不同。

在本发明的一实施例中，上述第一部分包括氮化硅/氧化硅/氮化硅/氧化硅。

在本发明的一实施例中，上述第二部分包括氮氧化硅/氧化硅/氮化硅/氧化硅。

本发明提供一种存储元件的制造方法，其步骤如下。于基底上形成叠层结构。叠层结构包括多个第一导体层以及多个介电层。第一导体层与介电层相互交替叠层。于第一导体层的侧壁上分别形成多个第一盖层，且于介电层的侧壁上分别形成第二盖层。

在本发明的一实施例中，于第一导体层的侧壁上分别形成第一盖层，且于介电层的侧壁上分别形成第二盖层的方法包括进行表面处理工艺。

在本发明的一实施例中，上述表面处理工艺包括氮化处理、氮氧化处理或其组合。

在本发明的一实施例中，上述氮化处理包括等离子体处理、化学气相沉积处理、物理气相沉积处理或其组合。

在本发明的一实施例中，上述第一盖层的材料与第二盖层的材料不同。

在本发明的一实施例中，上述第一盖层的材料与第二盖层的材料包括含氮材料。

在本发明的一实施例中，上述含氮材料包括氮化硅、氮氧化硅或其组合。

在本发明的一实施例中，上述存储元件的制造方法更包括以下步骤。于叠层结构、第一盖层以及第二盖层的表面上形成第二导体层。第二导体层覆盖叠层结构。于叠层结构以及第二导体层之间形成电荷储存层。

在本发明的一实施例中，上述第一导体层与第二导体层其中之一者为多个栅极层。第一导体层与第二导体层其中之另一者为多个通道层。

基于上述，本发明利用第一盖层以及第二盖层分别覆盖在第一导体层以及介电层的侧壁上。由于第一盖层以及第二盖层的材料为具有较大硬度的含氮材料，因此，第一盖层以及第二盖层可提升本发明的叠层结构整体的硬度，以避免高高宽比的叠层结构弯曲或是崩塌的现象。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1F为依照本发明实施例所绘示的存储元件的制造流程的剖面示意图。

【符号说明】

10：开口

100：基底

102：叠层

102a：叠层结构

104、104a、120：导体层

106、106a：介电层

108、108a、110：掩模层

112：表面处理工艺

114：第一盖层

116：第二盖层

117：第三盖层

118：电荷储存层

118a：氧化硅

118b：氮化硅

118c：氧化硅

H1：高度

P1、P2：部分

W1、W2：宽度

具体实施方式

图1A至图1F为依照本发明实施例所绘示的存储元件的制造流程的剖面示意图。

请参照图1A，首先，提供基底100。基底100可例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor Over Insulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。

然后，于基底100上形成叠层102。叠层102包括多个导体层104以及多个介电层106。导体层104与介电层106相互交替叠层。在一实施例中，导体层104的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可利用化学气相沉积法来形成。导体层104的厚度可例如是100nm至500nm。介电层106的材料可例如是氧化硅、氮化硅或其组合，其形成方法可利用化学气相沉积法来形成。介电层106的厚度可例如是100nm至500nm。虽然，图1A仅绘示12层的导体层104以及12层的介电层106，但本发明不以此为限，在其他实施例中，导体层104的数目可例如是8层、16层、32层或更多层。同样地，介电层106配置于相邻两个导体层104之间，因此，介电层106亦可例如是8层、16层、32层或更多层。

接着，请参照图1A与图1B，于叠层102上依序形成掩模层108以及图案化的掩模层110。在一实施例中，掩模层108可例如是先进图案化薄 膜(Advanced Patterning Film，APF)。先进图案化薄膜(APF)的材料包括含碳材料，而含碳材料可例如是非晶碳。图案化的掩模层110的材料可例如是正型光刻胶材料或负型光刻胶材料。图案化掩模层110可通过光刻工艺而形成。

请参照图1B与图1C，以图案化的掩模层110为掩模，先对掩模层108进行刻蚀工艺，移除部分掩模层108，以形成图案化的掩模层108a。之后，再以图案化的掩模层108a为掩模，对叠层102进行刻蚀工艺，移除部分导体层104以及部分介电层106，以形成多个开口10以及多个叠层结构102a。在一实施例中，开口10暴露基底100的表面。叠层结构102a沿第一方向D1(亦即垂直于纸面方向)延伸，且叠层结构102a与开口10亦沿着第二方向D2相互交替。在一实施例中，第一方向D1与第二方向D2不同，且相互垂直。在进行上述刻蚀工艺时，会耗损图案化的掩模层110，因此叠层结构102a上会残留图案化的掩模层108a(如图1C所示)。在本实施例中，叠层结构102a的高宽比(H1/W1)可介于10至50之间。开口10的宽度W2可小于150nm。

请参照图1D，进行表面处理工艺112，以于开口10中的导体层104a的侧壁上分别形成第一盖层114或第二盖层116。在一实施例中，在进行表面处理工艺112时，可同时且分别于开口10中的介电层106a的侧壁上形成第二盖层116或第一盖层114。另外，在另一实施例中，在进行表面处理工艺112时，亦可同时且分别于开口10底部的基底100的表面上形成第三盖层117。表面处理工艺112包括氮化处理、氮氧化处理、或其组合。氮化处理可例如是等离子体处理、化学气相沉积处理、物理气相沉积处理或其组合。在一实施例中，表面处理工艺112为氮气等离子体处理(N2plasma treatment)，其可于高真空腔(High-Vaccum Chamber)内，在20℃至70℃的反应室温度下，通入流量为10sccm至500sccm的含氮气体来进行等离子体处理。在本实施例中，含氮气体可例如是氮气(N₂)、NH₃或其组合。然而，本发明并不限于此，只要此表面处理工艺基本上不移除或是仅移除少量的叠层结构102a，并于叠层结构102a的侧壁上形成盖层即可。在一实施例中，第一盖层114、第二盖层116以及第三盖层117的材料可以相同或是不同。第一盖层114、第二盖层116以及第三盖层117 的材料包括含氮材料，含氮材料可例如是氮化硅、氮氧化硅或其组合。在一实施例中，导体层104a为多晶硅；介电层106a为氧化硅；第一盖层114为氮化硅；第二盖层116为氮氧化硅；第三盖层117为氮化硅。第一盖层114的厚度可例如是1nm至5nm。第二盖层116的厚度可例如是1nm至5nm。第三盖层117的厚度可例如是1nm至5nm。

请参照图1D与图1E，移除图案化的掩模层108a。之后，于叠层结构102a、第一盖层114、第二盖层116以及第三盖层117上形成电荷储存层118。在一实施例中，电荷储存层118沿着叠层结构102a的表面、第一盖层114、第二盖层116以及第三盖层117的表面共形地形成。在一实施例中，电荷储存层118可例如是由氧化层/氮化层/氧化层(Oxide/Nitride/Oxide,ONO)所构成的复合层，此复合层可为三层或更多层，本发明并不限于此，其形成方法可例如是化学气相沉积法。

值得一提的是，由于移除图案化的掩模层108a之前，已经先分别形成第一盖层114以及第二盖层116于第一导体层104a以及介电层106a的侧壁上。第一盖层114以及第二盖层116可强化整体叠层结构102a的强度。如此一来，当移除图案化的掩模层108a时，其可降低移除步骤中的表面力(例如是毛细力、摩擦力以及附着力)对于叠层结构102a的影响，以维持叠层结构102a的稳定性。

然后，请参照图1E与图1F，于电荷储存层118上形成导体层120。在一实施例中，导体层120共形地形成在电荷储存层118上。但本发明不以此为限，在其他实施例中，导体层120亦可填满开口10中。导体层120的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法。导体层120的厚度可例如是10nm至20nm。后续的工艺，可以包括将导体层120进一步图案化等步骤，于此不再详述。

请参照图1F，本发明提供一种存储元件包括多个叠层结构102a、电荷储存层118、导体层120、第一盖层114以及第二盖层116。叠层结构102a位于基底100上。叠层结构102a包括多个导体层104a以及多个介电层106a。导体层104a与介电层106a相互交替叠层。在一实施例中，导体层104a可例如是栅极层(又或者称为字线)；导体层120可例如是通道层(又或者是称为位线)。但本发明不以此为限，在其他实施例中，导体层 104a亦可例如是通道层(又或者称为位线)；导体层120可例如是栅极层(又或者称为字线)。第一盖层114位于导体层104a的侧壁上。第二盖层116位于介电层106a的侧壁上。电荷储存层118位于叠层结构102a、第一盖层114以及第二盖层116的表面上。第二导体层120位于电荷储存层118上。在一实施例中，第一盖层114以及覆盖在第一盖层114上的部分电荷储存层118可视为第一部分P1。而第二盖层116以及覆盖在第二盖层116上的部分电荷储存层118可视为第二部分P2。第一部分P1与第二部分P2的结构至少有一部分不同。在一实施例中，第一部分P1的结构可例如是由氮化硅114/氧化硅118a/氮化硅118b/氧化硅118c所构成(自叠层结构102a的表面往电荷储存层118的延伸方向)；而第二部分的结构可例如是由氮氧化硅116/氧化硅118a/氮化硅118b/氧化硅118c所构成，但本发明不以此为限。相对于介电层106a，第一盖层114以及第二盖层116的材料具有较大的硬度(其杨氏系数可例如介于220GPa至270GPa之间)。因此，第一盖层114以及第二盖层116可提升本实施例的叠层结构102a整体的硬度，以减少表面力(例如是毛细力、摩擦力以及附着力)的影响，进而避免高高宽比的叠层结构弯曲或是崩塌。

此外，当导体层104a为字线，而导体层120为位线时。在擦除(Erase)的操作上，由于位于导体层104a表面上的第一盖层114具有一定厚度，其可避免栅极注入(Gate injection)电子至电荷储存层118中，因此提升擦除操作上的裕度(Window)。

综上所述，本发明利用第一盖层以及第二盖层分别覆盖第一导体层以及介电层的侧壁上。由于第一盖层以及第二盖层的材料为具有较大硬度(例如是含氮材料)，因此，第一盖层以及第二盖层可提升本发明的叠层结构整体的硬度，以减少表面力(例如是毛细力、摩擦力以及附着力)的影响，进而避免高高宽比的叠层结构弯曲或是崩塌。此外，位于导体层表面上的第一盖层还可避免栅极注入电子至电荷储存层中，进而提升擦除操作上的裕度。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定 的为准。