垂直存储器件及其制造方法与流程

示例实施方式涉及垂直存储器件及其制造方法，且更具体地，涉及垂直nand闪速存储器件和/或其制造方法。

背景技术：

为了增加nand存储器件的存储容量，已经提出了其中多个存储单元垂直地堆叠在衬底上的垂直nand闪速存储器件。

随着垂直nand闪速存储器件趋于小型化加之存储单元的高堆叠密度，电子扩散和串扰在垂直相邻的堆叠单元之间更加频繁地发生，这影响了垂直nand闪速存储器件的可靠性。

为了减少和/或最小化垂直堆叠单元之间的电子扩散和串扰，电荷俘获图案在垂直方向上由每个单元设置为单独的图案。

随着存储单元的堆叠密度在垂直nand闪速存储器件中增加，存储单元的垂直间隙距离缩短，结果，电荷俘获图案的高度在垂直nand闪速存储器件中也减小。因此，电荷俘获图案中的陷阱密度对于垂直nand闪速存储器件的每个单元是不足的，这使闪速存储器件的存储窗口尺寸响应于闪速存储器件的尺寸非常易变和不稳定。

此外，相邻的堆叠单元之间的垂直间隙距离的减小通常在垂直nand闪速存储器件中导致相邻的堆叠单元之间的电子扩散和串扰。

技术实现要素：

发明构思的一些示例实施方式提供一种垂直存储器件，在该垂直存储器件中，单元区域中的电荷俘获图案和单元间区域中的电介质单元间图案增大以从而增加电荷俘获图案的陷阱密度并减少相邻的堆叠单元之间的串扰。

发明构思的一些示例实施方式还提供了制造上述垂直存储器件的方法。

根据发明构思的一些示例实施方式，一种垂直存储器件包括衬底、在衬底上的栅极堆叠结构、在衬底上的沟道结构、以及在栅极堆叠结构与沟道结构之间的电荷俘获结构。栅极堆叠结构包括导电结构和绝缘夹层结构，其可以在垂直方向上彼此交替地堆叠使得单元区域和单元间区域可以在垂直方向上交替地布置。沟道结构可以在垂直方向上穿透栅极堆叠结构。电荷俘获结构和导电结构可以在单元区域处限定存储单元。电荷俘获结构可以被构造为选择性地存储电荷。电荷俘获结构可以在单元间区域中包含防联接结构。防联接结构可以减少在垂直方向上彼此相邻的相邻存储单元之间的联接。

根据发明构思的另外的示例实施方式，一种制造垂直存储器件的方法可以包括：在衬底上交替地堆叠绝缘夹层和牺牲层；形成穿过绝缘夹层和牺牲层的沟道孔，沟道孔部分地暴露衬底；通过部分地去除绝缘夹层而形成由绝缘夹层和牺牲层限定的单元间凹陷，单元间凹陷与沟道孔连通；沿着单元间凹陷的表面轮廓在沟道孔的侧壁上形成阻挡层和第一俘获层；在由阻挡层和第一俘获层限定的单元间凹陷中形成多晶硅图案；通过对多晶硅图案执行氧化工艺在单元间凹陷中形成防联接结构，防联接结构的介电常数小于第一俘获层的介电常数；在第一俘获层和防联接结构上形成第二俘获层；以及在第二俘获层上形成隧道绝缘层。

根据发明构思的一些示例实施方式，电荷俘获图案可以包括在垂直方向上连续地或不连续地延伸的第一图案和第二图案。第一图案和第二图案可以在单元区域中被组合成单个组合图案，并且可以以防联接结构可被分隔图案包围的这样的构造在单元间区域中被分开成分隔图案。组合图案可以具有相对更大的厚度，分隔图案可以具有相对更小的厚度，所以单元区域中的电荷密度可以在单元区域中增大。此外，第一图案和第二图案可以在单元间区域中延长或断开，用于单元区域中的电荷俘获图案之间的电子扩散的电子路径可以延长或断开，这可以防止相邻的堆叠单元之间的电子扩散并增大电荷俘获图案的电荷密度。

此外，防联接结构可以凹进单元间凹陷中并且其介电常数可以小于第一图案和第二图案的介电常数，因而垂直存储器件的相邻栅电极可以被充分地绝缘并且相邻堆叠单元之间的联接可以在垂直存储器件中被减小和/或最小化。当空气间隙可以设置于防联接结构时，防联接结构的总介电常数可以比第一图案和第二图案的介电常数小得多，从而更充分地防止垂直存储器件中的相邻堆叠单元之间的联接。因此，可以充分地提高垂直存储器件的操作可靠性和稳定性而不管存储器件的高集成度和尺寸下降。

根据本发明构思的一些示例实施方式，一种垂直存储器件可以包括衬底、在衬底上的栅极堆叠结构、在垂直方向上穿过栅极堆叠结构延伸的沟道结构、以及围绕沟道结构的电荷俘获结构。栅极堆叠结构可以包括交替地堆叠在彼此之上的多个导电层和多个绝缘层。电荷俘获结构可以包括多个防联接结构，所述多个防联接结构在衬底之上的对应于所述多个绝缘层的高度处沿着沟道结构在垂直方向上彼此间隔开，使得防联接结构在沟道结构与所述多个绝缘层之间。

附图说明

通过参照附图详细描述发明构思的一些示例实施方式，发明构思的这些和另外的特征将变得更加明显，附图的：

图1是示出根据发明构思的一些示例实施方式的垂直非易失性存储器件的透视图；

图2是示出图1中所示的垂直非易失性存储器件的俯视图；

图3是示出图1中所示的垂直非易失性存储器件的沿图2的线i-i’截取的剖视图；

图4是图3的部分a的放大图；

图5是示出图4中所示的电荷俘获结构的第一修改的剖视图；

图6是示出图4中所示的电荷俘获结构的第二修改的剖视图；

图7是示出图4中所示的电荷俘获结构的第三修改的剖视图；

图8a至17a以及18是示出用于制造图1至4中所示的垂直存储器件的方法的工艺步骤的剖视图；

图8b至17b是图8a至17a中的部分a的放大图；

图19至23是示出用于形成图5中所示的电荷俘获结构的第一修改的方法的工艺步骤的剖视图；

图24至28是示出用于形成图6中所示的电荷俘获结构的第二修改的方法的工艺步骤的剖视图；

图29至34是示出用于形成图7中所示的电荷俘获结构的第三修改的方法的工艺步骤的剖视图。

具体实施方式

现在将参照附图中示出的一些示例实施方式，其中相同的附图标记可以始终指代相同的部件。

图1是示出根据本发明构思的一些示例实施方式的垂直非易失性存储器件的透视图，图2是示出图1中所示的垂直非易失性存储器件的俯视图。图3是示出图1中所示的垂直非易失性存储器件的沿图2的线i-i’截取的剖视图。图4是图3的部分a的放大图。

参照图1至4，根据发明构思的一些示例实施方式的垂直非易失性存储器件1000可以包括：栅极堆叠结构200，其具有在衬底100上在第一方向x上交替堆叠的导电结构和绝缘夹层结构；有源柱300，其穿透栅极堆叠结构200至衬底100并提供存储器件1000的有源区；电荷俘获结构400，其被插置在栅极堆叠结构200与有源柱300之间并选择性地俘获电荷；位线结构500，其与有源柱300接触；以及源极线结构700，其与衬底100接触。直线形的分隔沟槽st可以在第三方向z上延伸，相邻的栅极堆叠结构200可以通过分隔沟槽st彼此分开并且源极线结构700可以穿透分隔沟槽st。

衬底100可以包括半导体衬底，诸如硅衬底、硅-锗衬底和绝缘体上硅(soi)衬底。soi衬底的硅层可以包括单晶硅层或多晶硅层。

分隔沟槽st可以被成形为在第三方向z上延伸的线，所以栅极堆叠结构200可以被成形为在第三方向z上延伸的线，并且许多栅极堆叠结构200可以在第二方向y上彼此间隔开相同的间隙距离。

第一绝缘图案221可以被插置在衬底100与栅极堆叠结构200之间，导电结构210和绝缘夹层结构220可以在第一方向x上交替地堆叠在第一绝缘图案221上。

导电结构210可以被成形为在第三方向z上延伸的线，并且可以在第二方向y上间隔开分隔沟槽st的宽度。例如，导电结构210可以包括低电阻材料。低电阻材料的示例可以包括掺杂的硅、诸如钨(w)、钛(ti)、钽(ta)和铂(pt)的低电阻金属、低电阻金属的金属氮化物、低电阻金属的金属硅化物等。这些可以被单独使用或组合使用。阻挡层(未示出)可以被进一步配置于导电结构210。导电结构210可以被设置为垂直存储器件1000的栅电极。

在一些示例实施方式中，导电结构210可以包括可堆叠在第一绝缘图案221上的第一栅电极至第六栅电极211、212、213、214、215和216。然而，根据垂直存储器件1000的特性和构造，更多或更少的栅电极可以被堆叠在第一绝缘图案221上。

绝缘夹层结构220可以与栅电极211至216交替地堆叠在第一绝缘图案221上，所以栅电极211至216可以彼此电绝缘。因此，绝缘夹层结构220可以包括与栅电极的数量对应的第二至第七绝缘图案222、223、224、225、226和227。例如，绝缘夹层结构220可以包括诸如硅氧化物(sio2)的绝缘材料。因此，单元区域c1和单元间区域c2可以在第一方向x上沿着栅极堆叠结构200交替地布置。

每个绝缘图案的厚度可以根据垂直存储器件1000的器件设计而变化。具体地，第一绝缘图案221的厚度可以小于第二至第七绝缘图案222至227的厚度。

有源柱300可以穿透栅极堆叠结构200并且可以在第一方向x上延伸至衬底100。多个有源柱300可以在第三方向z上被布置。

例如，沟道孔h(或多个沟道孔h)可以穿过导电结构210和绝缘夹层结构220形成，以这样的方式使得衬底100可以通过沟道孔h被暴露并且有源柱300可以被填充在沟道孔h中。因此，有源柱300的底表面可以与衬底100接触，并且有源柱300的顶表面可以与位线结构500接触。接触垫390可以围绕有源柱300的上部被设置，位线结构500的位线插塞510可以与接触垫390接触，从而减小有源柱300与位线结构500之间的接触电阻。

有源柱300可以包括在沟道孔h的侧壁上的半导体层310。半导体层310可以用作垂直存储器件1000的有源区。在一些示例实施方式中，半导体层310可以包括沟道孔h中的圆筒形图案312以及插置在圆筒形图案312与可在下文中详细描述的电荷俘获结构400之间的间隔物层311。因此，间隔物层311可以用作用于分开圆筒形图案312和电荷俘获结构400的间隔物，圆筒形图案312可以用作存储器件1000的有源区。就是说，有源柱300可以是垂直存储器件1000的可基本上垂直于衬底100的垂直有源区。

包括硅氧化物(和/或另外的绝缘材料)的绝缘填充物380可以被填充在有源柱300的圆筒形图案312中。另外，有源柱300可以包括没有内部空间在其中的半导体棒或杆，所以有源柱300可以不需要绝缘填充物。

沟道孔h的上部可以用接触垫390覆盖。因此，半导体层310的与接触垫390接触的第一部分可以用作存储器件1000的漏极结，半导体层310的由导电结构210围绕的第二部分可以用作存储器件1000的沟道层。就是说，有源柱300可以用作用于垂直存储器件1000的每个栅电极或单独的单元的沟道结构。为此，有源柱300有时可以被称为沟道结构。

电荷俘获结构400可以被设置在有源柱或沟道结构300与栅极堆叠结构200之间，并且电荷可以被俘获在电荷俘获结构400中。就是说，电子数据可以被存储在垂直存储器件1000中的电荷俘获结构400处。

例如，电荷俘获结构400可以包括在第一方向x上与栅极堆叠结构200接触的阻挡图案410、成形为包围沟道结构300的圆筒并与沟道结构300接触的隧道绝缘图案430、以及电荷俘获图案420，电荷俘获图案420具有用于存储电荷的多个陷阱并插置在阻挡图案410与隧道绝缘图案430之间。

阻挡图案410可以包括具有高介电常数的电介质材料，并且可以包括诸如高k层的单层、或其中多个绝缘层可以堆叠的多层。例如，高k层可以包括硅氧化物、铪氧化物、铝氧化物和其组合中的任何一种。

电荷俘获图案420可以至少部分地接触阻挡图案410，以这样的方式使得电荷俘获图案420可以在第一方向x上连续地或不连续地延伸。电子数据可以通过将电荷俘获到电荷俘获图案420中而被编程，并且可以通过从电荷俘获图案420去除电荷而被擦除，使得垂直存储器件1000的每个单元的数据状态可以通过电荷俘获图案420处的电荷俘获而变化。

在一些示例实施方式中，电荷俘获图案420可以包括覆盖阻挡图案410的第一图案421和覆盖隧道绝缘图案430的第二图案422，并且可以在第一方向上延伸。具体地，第一图案421和第二图案422可以在栅电极211至216的每个周围的单元区域c1中彼此组合，并且电荷俘获图案420在单元区域c1中可以被设置为单个组合图案。相反，第一图案421和第二图案422在绝缘图案222至227的每个周围的单元间区域c2中可以彼此分开，并且电荷俘获图案420在单元间区域c2中可以被设置为分隔图案。因此，电荷俘获图案420在单元区域c1中可以具有相对大的图案厚度，所以电荷俘获的密度可以在单元区域c1而非单元间区域c2中增加。此外，可减小在第一方向x上彼此相邻的相邻堆叠单元之间的联接的防联接结构425可以在单元间区域中被插置在分开的第一图案421与第二图案422之间。就是说，电荷俘获图案420可以在单元区域c1中具有增大的厚度，并且可以在单元间区域c2中在其中包含防联接结构425，以这样的构造使得防联接结构425可以被第一图案421和第二图案422包围。

考虑到电荷俘获图案420的陷阱密度，第一图案421和第二图案422的成分可以被选择。例如，第一图案421可以包括硅氮化物，第二图案422可以包括硅氮氧化物。另外，第一图案421和第二图案422可以包括硅氮化物或硅氮氧化物。

绝缘夹层结构220可以在第二方向y上凹入至深度d，所以单元间凹陷r可以被设置在相邻的导电结构210之间。因此，单元间凹陷r可以由一对相邻的导电结构210以及插置在该对相邻的导电结构210之间的绝缘夹层结构220限定。

在一些示例实施方式中，阻挡图案410和第一图案421可以在第一方向x上连续地延伸，并且可以与单元间凹陷r的表面轮廓共形地凹入到单元间凹陷r中。

例如，第一图案421可以包括垂直部分421a、水平部分421b和连接部分421c，垂直部分421a在单元区域c1中沿着第一方向x与导电结构210的侧壁平行地延伸，水平部分421b在单元间区域c2中在基本上垂直于第一方向x的第二方向y上与导电结构210的顶表面和底表面中的一个平行地延伸，连接部分421c与垂直部分421a和水平部分421b连接。因此，第一图案421可以包括凹入部分i，凹入部分i可以凹进单元间凹陷r中。

相反，第二图案422可以包括在第一方向x上连续延伸的直线形图案。第二图案422可以在单元区域c1中接触第一图案421的垂直部分421a，并且可以在单元间区域c2中通过防联接结构425与第一图案421分开，防联接结构425可以由第二图案422与第一图案421的水平部分421b和连接部分421c包围。

因此，电荷俘获图案420的第一图案421和第二图案422可以在单元区域c1中被组合成单个组合图案420a，并且可以在单元间区域c2中被分开成分隔图案420b。

因为组合图案420a可以具有比第一图案421或第二图案422更大的厚度，所以与第一图案421或第二图案422可被单独地布置在单元区域c1中时相比，电荷俘获图案420的陷阱密度可以被提高。因此，即使垂直存储器件1000可以被小型化并且电荷俘获图案420的高度可以在单元区域c1中减小，垂直存储器件1000的编程电压和擦除电压也可以被控制为基本上恒定或均匀。就是说，尽管垂直存储器件1000的尺寸减小，但垂直存储器件1000的存储窗口尺寸(memorywindowsize)可以基本上不变。因此，尽管其尺寸减小，但垂直存储器件1000的可靠性劣化可以被充分地减少和/或防止。在一些示例实施方式中，组合图案420a可以具有可为第一图案421的厚度的约1.5到2倍的厚度。

因为第一图案421和第二图案422可以在单元间区域c2中在第二方向y上彼此分开成分隔图案420b，所以防联接结构425可以被包含在第一图案421与第二图案422之间的隔离区域中。因此，防联接结构425可以被直线形的第二图案422和第一图案421的凹入部分i包围。具体地，防联接结构425可以包括其介电常数可小于第一图案421和第二图案422的特定的介电常数的绝缘材料，使得可以充分地减少、最小化或防止相邻的堆叠单元之间的联接。例如，防联接结构425可以包括氧化物层。

在一些示例实施方式中，防联接结构425还可以与单元间凹陷r的表面轮廓共形地从电荷俘获图案420的中心部分凹进单元间凹陷r中。

就是说，可由阻挡图案410与第一图案421的水平部分421b和连接部分421c限定的单元间凹陷r可以用防联接结构425填充。例如，单元间凹陷r中的一对水平部分421b可以间隔开约2nm到约3nm的间隙距离，所以防联接结构425可以具有约2nm到约3nm的宽度。

相反，电荷俘获图案420可以由于第一图案421和第二图案422的分隔而在单元间区域c2中比在单元区域c1中具有更小的厚度，从而通过分隔图案420b减小电荷迁移率。此外，第一图案421可以在单元间区域c2中延长得像水平部分421b和连接部分421c一样长，所以电子路径也可以在单元间区域c2中在相邻的堆叠单元之间增加。因此，可以充分地减少和/或防止单元区域中的组合图案420a中俘获的电荷扩散到下个单元区域中的组合图案420a。就是说，相邻的堆叠单元之间的电子扩散在垂直存储器件1000中可以被充分地最小化。

此外，因为防联接结构425可以布置在单元间区域c2中的第一图案421和第二图案422之间的隔离区域之间，所以相邻的堆叠单元之间的联接可以被充分地减少和/或最小化。具体地，防联接结构425可以凹进单元间凹陷r中，并且可以被插置在导电结构210的一对栅电极之间。就是说，具有比电荷俘获图案420的介电常数更小的介电常数的绝缘材料可以被填充在相邻的栅电极之间，所以即使当垂直存储器件1000可以被小型化时，相邻的栅电极也可以彼此充分地绝缘。

因此，相邻的堆叠单元之间的电子扩散可以通过第一图案的凹入部分i而被减少和/或最小化，并且相邻的堆叠单元可以通过防联接结构425彼此充分地绝缘。因此，电荷密度可以在单元区域c1中增加，并且相邻的堆叠单元之间的电绝缘可以在垂直存储器件1000中被充分地改善。

隧道绝缘图案430可以与沟道结构300直接接触，并且可以成形为在第一方向x上延伸的中空杆。例如，隧道绝缘图案430可以包括诸如硅氧化物的氧化物。

在一些示例实施方式中，栅极堆叠结构200的栅电极211至216可以与位线结构500和源极线结构700串联连接，从而构成nand闪速存储器件的单元串。在这样的情况下，垂直存储器件1000可以被设置为垂直nand闪速存储器件。闪速存储器件的单元串可以包括串选择晶体管(sst)、地选择晶体管(gst)和多个单元晶体管(mct)。sst、gst和mct可以配置有单个有源柱300。

在一些示例实施方式中，栅极堆叠结构200可以包括包含三维布置的存储单元、电连接到存储单元的多条字线、以及电连接到存储单元的多条位线的三维(3d)存储器阵列。3d存储器阵列可以一体地形成在衬底(例如，诸如硅的半导体衬底、或绝缘体上半导体衬底)上。3d存储器阵列可以包括垂直地取向使得至少一个存储单元位于另一存储单元之上的垂直nand串。所述至少一个存储单元可以包括电荷俘获层。通过引用全文由此合并的以下专利文献：美国专利第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号和美国专利公开第2011/0233648号，描述了用于三维存储器阵列的适当的构造，其中三维存储器阵列被构造成多个层，字线和/或位线在层之间被共享。

第一栅电极211可以被设置为gst的栅电极，第二至第五栅电极212至215可以被设置为mct的栅电极。第六栅电极216可以被设置为sst的栅电极。

位线结构500可以包括与有源柱300的上部处的接触垫390接触的位线插塞510以及与位线插塞510接触并在第二方向y上延伸的位线520。

公共源极cs可以被设置为分隔沟槽st的底部。因此，其每个可在第三方向z上延伸的多个公共源极cs可以在第二方向y上间隔开相同的间隙距离。一些杂质可以被注入到公共源极cs上，并且源极结可以由公共源极cs提供。

沟槽图案600可以被填充在分隔沟槽st中，并且可以包括绝缘间隔物610和器件隔离图案620。绝缘间隔物610可以在第一方向x上覆盖栅极堆叠结构200的侧壁，并且可以包括硅氧化物、硅氮化物、硅氮氧化物、铝氧化物和其组合中的任何一种材料。器件隔离图案620可以填充其侧壁可用绝缘间隔物610覆盖的分隔沟槽st。

源极互连物710可以穿过器件隔离图案620连接到公共源极cs，在第三方向z上延伸的源极线720可以连接到源极互连物710。在第二方向y上延伸的公共源极线csl可以经由源极接触721连接到多条源极线720。

源极互连物710可以包括源极插塞711和包围源极插塞711的源极屏障层712，多个源极互连物710可以布置在第三方向z上。

位线520可以布置在源极线720之上，并且可以在第二方向y上与公共源极线csl平行地延伸。

根据本发明构思的垂直存储器件，可在第一方向x上交替地穿过单元区域c1和单元间区域c2连续地延伸的电荷俘获图案420可以包括单元区域c1中的单个组合图案420a和单元间区域c2中的分隔图案420b。组合图案420a可以具有相对更大的厚度，分隔图案420b可以具有相对更小的厚度并在其中包含防联接结构425。此外，防联接结构425可以凹进单元间凹陷r中，所以导电结构210的相邻的栅电极可以通过防联接结构425而彼此充分地绝缘。因此，电荷密度可以由于电荷俘获图案420的构造而在单元区域c1中增加，并且相邻的堆叠单元之间的联接可以由于垂直存储器件1000中的防联接结构425而被充分地限制和/或防止。

图5是示出图4中所示的电荷俘获结构的第一修改的剖视图。在图5中，除电荷俘获图案420的第二图案可以包括非直线图案之外，电荷俘获结构400可以具有与图4中所示的电荷俘获结构基本上相同的构造。因此，图5中相同的附图标记表示图4中相同的元件，并且将省略对相同元件的任何进一步详细描述。

参照图5，第二图案422可以包括与单元区域c1中的第一图案421的垂直部分421a接触的直线部分422a以及连接到直线部分422a并在单元间区域c2中朝沟道结构300凸出的凸起部分422b，使得防联接结构425可以被第二图案422的凸起部分422b与第一图案421的水平部分421b和连接部分421c包围。

例如，防联接结构425可以凹进单元间凹陷r中，并且可以与第一图案421的凹入部分i接触，并且还可以朝沟道结构300突出或凸出，第二图案422可以与第一图案421在单元区域c1中的垂直部分421a接触，并且可以与防联接结构425的凸出区域共形地与防联接结构425接触。例如，防联接结构425可以包括硅氧化物，第二图案422可以包括硅氮化物。

就是说，防联接结构425可以包括凹入部分(indentportion)425a和突起部分425b，凹入部分425a可以从电荷俘获图案420的中心部分凹进单元间凹陷r中，突起部分425b可以与第二图案422的凸起部分422b的形状共形地从电荷俘获图案420的中心部分朝沟道结构300突出。

例如，单元间凹陷r中残留的多晶硅可以在氧化工艺中膨胀，并且残留的多晶硅的体积可以膨胀出单元间凹陷，从而形成可从单元间凹陷膨胀和突出的硅氧化物图案作为防联接结构425。就是说，防联接结构425可以具有可从第一图案421的侧表面朝有源柱300突出的突起部分425b。

因为硅氧化物图案可以仅被布置在单元间区域c2中，所以第二图案422在单元区域c1中可以被构造成与第一图案421的垂直部分421a接触的直线图案，并且在单元间区域c2中可以被构造成与凸出的防联接结构425接触的弯曲图案。因此，第二图案422可以被设置为具有单元区域c1中的直线部分422a和单元间区域c2中的凸起部分422b的非直线图案，所以电荷俘获图案420可以在单元区域c1中被构造成单个组合图案420a，并在单元间区域c2中被构造成分隔图案420b。由第一图案421和第二图案422包围的硅氧化物图案可以在氧化工艺中被控制，使得硅氧化物图案的介电常数可以小于第一图案421和第二图案422的介电常数。

单元间区域c2中的硅氧化物图案可以凹进单元间凹陷r中，所以导电结构210的相邻的堆叠栅电极可以彼此充分地绝缘，从而限制和/或防止相邻的堆叠单元之间的联接。就是说，单元间区域c2中的膨胀的硅氧化物图案可以被设置为防联接结构425。

具体地，因为第二图案422可以在单元间区域中从直线图案变成曲线图案，所以经由第二图案422的电子路径也可以被延长，结果，可以减少和/或最小化相邻的堆叠单元之间的电子扩散。此外，防联接结构425可以被增大与突起部分425b一样多，也可以在相邻的导电结构210之间减少和/或防止电联接。

因为隧道绝缘图案430和沟道结构300可以在制造工艺中形成在电荷俘获图案420的形成之后，所以隧道绝缘图案430和有源柱300也可以与第二图案422的凸起部分422b共形地凸出或突出。

当第二图案422的凸起部分422b可能过度地凸出或突出时，过度的台阶部分可以在第一方向x上被布置在沟道孔h的侧壁上。沟道孔h的过度的台阶部分可能劣化用于隧道绝缘图案430和有源柱300的层的覆盖特性。因为第二图案422的凸起部分422b的尺寸可以由防联接结构425的突起部分425b的尺寸确定，所以考虑到覆盖特性，防联接结构425的突起部分425b可以以这样的方式被控制使得第二图案422的凸起部分422b可以在允许的范围内。

具体地，突起部分425b的尺寸可以通过单元间凹陷r的尺寸而变化。此外，隧道绝缘图案430具有可对应于防联接结构425的突起部分425b朝沟道结构300凸出的凸出部分432。

在一些示例实施方式中，绝缘夹层结构220的每个绝缘图案可以具有约18nm到约20nm的高度，阻挡图案410可以具有约5nm到约7nm的厚度。此外，第一图案421可以具有约2nm到约3nm的厚度，单元间凹陷r可以具有约15nm到约20nm的深度d。

当单元间凹陷r的深度d可以小于约15nm时，第一图案421的水平部分421b可以如此短使得经由第一图案421的电子路径可能不足以减少和/或防止电子扩散。相反，当单元间凹陷r的深度d可以大于约20nm时，第二图案422的凸起部分422b可以凸出或突出得如此多使得用于隧道绝缘图案430和有源柱300的层的覆盖特性可能在随后的沉积工艺中劣化。

因为这些原因，单元间凹陷r可以具有约15nm到约20nm的深度d。单元间凹陷r的深度d可以根据绝缘夹层结构220的高度、沟道孔h的直径、以及阻挡图案410和第一图案421的厚度而变化。

因此，经由第二图案422的电子路径可以被延长并且防联接结构425的尺寸可以增大，使得相邻的堆叠单元之间的电子扩散可以被减少和/或最小化，并且相邻的堆叠单元之间的联接可以在垂直存储器件1000中充分地减少和/或防止。

图6是示出图4中所示的电荷俘获结构的第二修改的剖视图。在图6中中，除第二图案可以在单元间区域c2中沿第一方向x分开和不连续之外，电荷俘获结构400可以具有与图5中所示的电荷俘获结构基本上相同的构造。因此，图6中相同的附图标记表示图5中相同的元件，并且将省略对相同元件的任何进一步详细描述。

参照图6，第二图案422的凸起部分422b可以在单元间区域c2中从防联接结构425的突起部分425b被部分地移除，并且连续的第二图案422在第一方向x上可以变成不连续的图案。

在具有直线部分422a和凸起部分422b的第二图案422的形成之后，凸起部分422b可以在单元间区域c2中从防联接结构425被部分地蚀刻掉。

因此，第二图案422的直线部分422a可以在单元区域c1中保持不变，第二图案422的凸起部分422b可以在单元间区域c2中至少间断地保持在防联接结构425上或从防联接结构425被完全去除，使得第二图案422在第一方向x上可以是不连续的。

因此，第二图案422的直线部分422a可以与第一图案421的垂直部分421a接触，从而在单元区域c1中形成电荷俘获图案420的单个组合图案420a，第二图案422的凸起部分422b的残留物或无凸起部分422b可以与防联接结构425的凸出区域共形地与突起部分425b接触，而凹入部分425a可以与第一图案421接触，从而在单元间区域c2中形成分隔图案420b。第二图案422在单元间区域c2中的切短可以限制和/或防止经由第二图案422的电子扩散，从而增大单元区域c1中的电荷俘获图案420中的电荷密度。因此，尽管垂直存储器件1000的尺寸减小，但垂直存储器件1000的存储窗口尺寸可以基本上不变。

具体地，由于第二图案422的凸起部分422b可以至少部分地从防联接结构425去除，因此防联接结构425的突起部分425b可以与隧道绝缘图案430直接接触。此外，隧道绝缘图案430具有凸出部分432，其可以与防联接结构425的突起部分425b对应地朝沟道结构300凸出。在一些示例实施方式中，防联接结构425和隧道绝缘图案430可以包括相同的绝缘材料，诸如硅氧化物(sio2)。

图7是示出图4中所示的电荷俘获结构的第三修改的剖视图。在图7中，除第一图案也可以在单元间区域c2中沿第一方向x分开和不连续以及第二图案和空气间隙可以配置于防联接结构之外，电荷俘获结构400可以具有与图6中所示的电荷俘获结构基本上相同的构造。因此，图7中相同的附图标记表示图6中相同的元件，并且将省略对相同元件的任何进一步详细描述。

参照图7，电荷俘获图案420可以被插置在阻挡图案410与隧道绝缘图案430之间，并且可以包括覆盖阻挡图案410的第一图案421和覆盖隧道绝缘图案430的第二图案422，以这样的构造使得电荷俘获图案420可以仅布置在单元区域c1中并且可以沿着第一方向x不连续，并且使得防联接结构425可以在单元间区域c2中被阻挡图案410和隧道绝缘图案430包围。

例如，水平部分421b和连接部分421c可以从图6中所示的第一图案421被蚀刻掉，并且垂直部分421a可以留在单元区域c1中，以这样的构造使得仅阻挡图案410可以与单元间凹陷r的表面轮廓共形地凹入到单元间凹陷r中。因此，第一图案421和第二图案422两者可以从单元间区域c2被去除，并且第一图案421的垂直部分421a和第二图案422的直线部分422a可以在单元区域c1中被组合成单个组合图案作为电荷俘获图案420。

具体地，电荷俘获图案420的上表面u1可以低于对应的导电结构210(例如第五栅电极215)的上表面u2，电荷俘获图案420的底表面b1可以高于对应的栅电极210的底表面b2。就是说，电荷俘获图案420可以具有比对应的栅电极210的高度h2更小的高度h1。

防联接结构425可以具有比电荷俘获图案420的介电常数更小的介电常数并且可以填充单元间区域c2，从而减少和/或防止在第一方向x上的相邻的堆叠单元之间的联接。如上所述，防联接结构425可以包括可从电荷俘获图案420的中心部分凹进单元间凹陷r中的凹入部分425a以及可从电荷俘获图案420的中心部分朝沟道结构430突出的突起部分425b。此外，隧道绝缘图案430具有可与防联接结构425的突起部分425b对应地朝沟道结构300凸出的凸出部分432。在一些示例实施方式中，防联接结构425可以包括具有比硅氮化物的介电常数更小的介电常数的硅氧化物。

具体地，防联接结构425可以包括沿第一方向x与电荷俘获图案420的中心部分对准的空气间隙g。因此，空气间隙g可以由防联接结构425的凹入部分425a和突起部分425b限定。

例如，在凹入部分425a和突起部分425b的形成工艺中，空气间隙g可以沿第一方向x与电荷俘获图案420交替地与电荷俘获图案420自对准。

因为空气的介电常数可以小于硅氧化物的介电常数，所以具有空气间隙g的防联接结构425的总介电常数可以比没有空气间隙的防联接结构425更小。因此，相邻的堆叠单元之间的联接和电子扩散可以由于具有空气间隙g的防联接结构425的低介电常数而被充分地减少。

在下文中，将参照图8a至34详细描述制造本发明构思的垂直存储器件的一些示例实施方式的方法。

图8a至17a、18是示出用于制造图1至4中所示的垂直存储器件的方法的工艺步骤的剖视图。在图8a至17b中，图号中的大写字母“a”表示以图2的线i-i'截取垂直存储器件的剖视图，图号中的大写字母“b”表示在由大写字母“a”表示的相应的图中部分a的放大图。换言，图8b至17b是图8a至17a中的部分a的放大图。

参照图8a和8b，第一至第七绝缘夹层il1、il2、il3、il4、il5、il6和il7和第一至第六牺牲层s1、s2、s3、s4、s5和s6可以被交替地堆叠在衬底100上。

例如，第一绝缘夹层il1可以首先通过热氧化工艺在衬底100上形成，第一至第六牺牲层s1至s6和第二至第七绝缘层il2至il7可以通过诸如化学气相沉积(cvd)工艺的沉积工艺交替地堆叠在第一绝缘夹层il1上。因此，第一绝缘夹层il1可以用作后续工艺的缓冲绝缘层。具体地，第二至第七绝缘层il2至il7可以形成为比第一绝缘夹层il1更厚。

绝缘夹层il1至il7可以包括硅氧化物，牺牲层s1至s6可以包括相对于绝缘夹层il1至il7具有蚀刻选择性的绝缘材料。例如，牺牲层s1至s6可以包括硅氮化物。绝缘夹层il2至il7可以形成为约18nm到约20nm的厚度，牺牲层s1至s6可以形成为约25nm到约30nm的厚度。

参照图9a至9b，沟道孔h可以穿过绝缘夹层il1至il7和牺牲层s1至s6被形成，使得衬底100可以通过沟道孔h被暴露。

例如，第一掩模图案m1可以形成在第七绝缘夹层il7上，并且绝缘夹层il1至il7和牺牲层s1至s6可以通过使用第一掩模图案m1作为蚀刻掩模的蚀刻工艺从衬底100被顺序地去除。在一些示例实施方式中，多个沟道孔h可以沿着第二方向y和第三方向z被布置成矩阵形状。

参照图10a至10b，可暴露于沟道孔h的绝缘夹层il1至il7可以通过蚀刻工艺从对应的牺牲层s1至s6被部分地去除，从而在垂直相邻的牺牲层s1至s6之间形成单元间凹陷r。

例如，绝缘夹层il1至il7可以从每个牺牲层s1至s6的侧表面或沟道孔h的侧壁沿第二方向y被蚀刻掉以形成约15nm到约20nm的深度d。单元间凹陷r的深度d可以根据后续工艺中的台阶覆盖以及用于减少和/或防止电子扩散的电子路径的延长而变化。

参照图11a至11b，阻挡层410h和第一俘获层421h可以沿着沟道孔h的侧壁的表面轮廓形成。

阻挡层410h可以包括诸如包含铝氧化物或铪氧化铪的高k层的单层，以及其中高k层和硅氧化物层可以被堆叠的多层。另外，阻挡层410h可以包括与绝缘夹层il1至il7相同的绝缘材料。第一俘获层421h可以包括硅氮化物。

阻挡层410h和第一俘获层421h可以凹进单元间凹陷r中，并且凹入部分i可以形成在减小的绝缘夹层il1至il7周围，而阻挡层410h和第一俘获层421h可以与牺牲层s1至s6的侧表面平行。具体地，阻挡层410h和第一俘获层421h可以以这样的方式形成使得单元间凹陷可以不用阻挡层410h和第一俘获层421h填充。

因此，阻挡层410h可以在单元间凹陷r中形成在绝缘夹层的侧壁以及垂直相邻的牺牲层的顶表面和底表面上，使得单元间凹陷r可以被缩小像阻挡层410h的厚度的两倍那样多。此外，第一俘获层421h可以形成在与单元间凹陷r的表面轮廓共形的阻挡层410h上，所以单元间凹陷r可以再次缩小像第一俘获层421h的厚度的两倍那样多。

阻挡层410h和第一俘获层421h的总厚度可以小于绝缘夹层的厚度的一半，使得单元间凹陷r可以形成为由第一俘获层421h限定的单元间隙cg。

在一些示例实施方式中，当绝缘夹层il2至il7的每个可以具有约20nm的厚度时，阻挡层410h可以具有约6nm到约7nm的厚度，第一俘获层421h可以具有约2nm到约3nm的厚度。因此，单元间隙cg的垂直间隙距离可以在约2nm到约4nm的范围内。

具体地，当单元间凹陷r的深度d可以在约15nm到约20nm的范围内时，阻挡层410h和第一俘获层421h的总厚度可以为单元间凹陷r的深度d的约40％到约50％。在这样的情况下，阻挡层410h和第一俘获层421h可以在每个牺牲层s1至s6的拐角部分处形成为圆形。因此，如图4中所示，阻挡层410h和第一俘获层421h可以包括垂直部分421a、水平部分421b和连接部分421c。

参照图12a和12b，单元间隙cg可以用具有比第一俘获层421h的介电常数更小的介电常数的绝缘材料填充，从而在垂直相邻的牺牲层之间形成防联接结构425作为隔离图案。例如，用于防联接结构425的绝缘材料可以包括其介电常数可以比第一俘获层421h的硅氮化物更小的硅氧化物。

在一些示例实施方式中，沟道孔h可以用硅氧化物填充，然后硅氧化物可以通过使用第一俘获层421h作为蚀刻停止层的湿蚀刻工艺或回蚀刻工艺从沟道孔h被去除，直到第一俘获层421h的垂直部分421a可以被再次暴露于沟道孔h。因此，硅氧化物可以仅留在单元间隙cg中，从而在单元间隙cg中形成防联接结构425，以这样的构造使得防联接结构425的侧壁可以与第一俘获层421h的垂直部分421a共面。

因此，第一俘获层421h的垂直部分421a和防联接结构425可以沿着第一方向x交替地布置在沟道孔h中，第一俘获层421h的水平部分421b和连接部分421c可以用防联接结构425覆盖。

参照图13a和13b，第二俘获层422h可以形成在沟道孔h的侧壁和底部上，以这样的方式使得第一俘获层421h和防联接结构425可以被第二俘获层422h覆盖。然后，隧道绝缘层430h可以在第二俘获层422h上形成。

例如，诸如硅氮化物或硅氮氧化物的氮化物可以通过原子层沉积(ald)工艺被沉积到沟道孔h的侧壁和底部上，从而形成第二俘获层422h。此后，诸如硅氧化物的氧化物可以通过ald工艺被沉积到第二俘获层422h上，从而在第二俘获层422h上形成隧道绝缘层430h。

第二俘获层422h和隧道绝缘层430h可以沿第一方向x形成为连续的圆筒，所以沟道孔h的中央部分可以由圆筒形的隧道绝缘层430h限定。此外，第二俘获层422h可以在第一方向x上与第一捕获层421h和防联接结构425交替地接触。

第二俘获层422h、第一俘获层421h和防联接结构425可以构成电荷俘获层结构420h。具体地，第一俘获层421h和第二俘获层422h可以彼此接触并且可以与对应的牺牲层平行，从而在牺牲层s1至s6周围形成组合层420c。相反，第一俘获层421h和第二俘获层422h可以在第二方向y上通过防联接结构425彼此分开，从而在对应的绝缘夹层il2至il7周围形成分隔层420s。就是说，电荷俘获层结构420h可以包括在牺牲层s1至s6周围的组合层420c和在绝缘夹层il2至il7周围的分隔层420s。

参照图14a至14b，沟道孔h可以用半导体材料填充。

例如，第一半导体层(未示出)可以在与沟道孔h的表面轮廓共形的隧道绝缘层430h上形成，然后第一半导体层可以通过各向异性蚀刻工艺与沟道孔h的底部上的第一俘获层421h和第二俘获层422h一起被部分地蚀刻掉，直到衬底100可以被再次暴露于沟道孔h。因此，第一半导体层可以形成为在第一方向x上延伸的半导体间隔物311，并且衬底100可以通过可由半导体间隔物311限定的沟道孔h被再次暴露。

然后，半导体层312h可以通过沉积工艺沿由半导体间隔物311限定的沟道孔h的表面轮廓形成。例如，非晶硅层(未示出)可以通过cvd工艺或ald工艺在半导体间隔物311上以及在可通过沟道孔h暴露的衬底100上形成，然后可以对非晶硅层执行热处理，从而沿沟道孔h的表面轮廓形成晶体硅层作为半导体层312h。半导体层312h可以成形为在沟道孔h中在第一方向x上延伸的圆筒，并且可以用作垂直存储器件1000的沟道层。

此后，填充层380h可以在半导体层312h上形成至足够的厚度以填充由圆筒形的半导体层312h限定的沟道孔h。因此，沟道孔h可以被阻挡层410h、电荷俘获层420h、隧道绝缘层430h、半导体间隔物311、半导体层312h和填充层380h完全填充。

在一修改的示例实施方式中，可由半导体间隔物311限定的沟道孔h可以用非晶硅层完全填充，所以填充沟道孔h的晶体硅棒可以设置为半导体层312h。在这样的情况下，沟道孔h的顶部分可以被晶体硅包封。

参照图15a和15b，有源柱300可以在沟道孔h中形成。

例如，填充层380h、半导体层312h、隧道绝缘层430h、电荷俘获层420h和阻挡层410h可以通过平坦化工艺从衬底100被部分地去除，直到第一掩模图案m1的顶表面可以被暴露。因此，隧道绝缘层430h、电荷俘获层420h和阻挡层410h可以仅留在沟道孔h中并且可以形成为包括阻挡图案410、具有第一图案421、第二图案422和防联接结构425的电荷俘获图案420、以及隧道绝缘图案430的电荷俘获结构400。此外，填充层380h以及通过半导体间隔物311与电荷俘获结构400隔开的半导体层312h也可以仅留在沟道孔h中并形成为包括半导体间隔物311、圆筒形半导体图案312和填充物380的沟道结构或有源柱。

电荷俘获结构400和有源柱300的上部可以向下凹入，并且绝缘接触垫390可以形成在电荷俘获结构400和有源柱300的上部处。接触垫390可以布置在沟道孔h的每个上部处，并且可以由上绝缘图案ul隔开。

参照图16a和16b，上绝缘图案ul、绝缘夹层il和牺牲层s可以从衬底100被顺序地蚀刻掉，从而形成可在第三方向z上延伸并且可部分地暴露衬底100的分隔沟槽st。因此，绝缘夹层il可以在衬底100上形成为绝缘夹层结构220，第一绝缘图案221和牺牲图案(未示出)。

然后，可暴露于分隔沟槽st的牺牲图案可以从绝缘夹层结构220被去除，从而在垂直相邻的绝缘夹层图案之间形成栅极空间gs。因此，栅极空间gs可以由垂直相邻的绝缘夹层图案和阻挡图案410限定。

在一些示例实施方式中，牺牲图案可以包括硅氮化物或硅氮氧化物，并且可以通过使用磷酸水溶液的湿蚀刻工艺被去除。

参照图17a和17b，导电层(未示出)可以形成在接触垫390和上绝缘图案ul上，以这样的方式使得分隔沟槽st可以用导电层充分地填充。然后，导电层可以从分隔沟槽st被去除，使得导电层可以仅留在栅极空间gs中，从而形成插置在绝缘夹层结构220的垂直相邻的绝缘夹层图案之间的导电结构210。导电层可以通过ald工艺或cvd工艺形成。

导电层可以包括硅(si)、诸如钨(w)、钛(ti)、钽(ta)和铂(pt)的低电阻金属、以及低电阻金属的金属氮化物或金属硅化物。

虽然未在图中示出，但是在导电结构210的形成之前，屏障层(未示出)可以在分隔沟槽st中进一步形成。导电结构210可以设置为用于垂直存储器件1000的栅电极。

此后，具有电极性的杂质或掺杂剂可以被注入到可通过分隔沟槽st暴露的衬底100上，从而在分隔沟槽st的底部处形成公共源极cs。

参照图18，沟槽间隔物610和器件隔离图案620可以形成在分隔沟槽st的两个侧壁上，从而形成沟槽填充图案600，由沟槽填充图案600限定的减小了的分隔沟槽st可以用可与公共源极cs接触的源极互连物710填充。对于一些示例实施方式，源极互连物710可以包括源极插塞711和包围源极插塞711的源极屏障712。多个源极互连物710可以在第三方向z上以相同的间隙距离布置。

然后，源极线720可以形成为可在第三方向z上延伸的线图案并且可以沿第三方向z与源极互连物710接触，源极接触721可以形成在源极线710上。公共源极线csl可以形成为在第二方向y上延伸的线并且可以与多个源极接触721接触，因而多个源极线720可以连接到单个公共源极线csl。因此，源极线结构700可以形成在栅极堆叠结构200上，并且数据信号可以经由源极线结构700被施加到公共源极cs。

此后，位线结构500和布线结构可以形成在源极线结构700上。布线结构可以与位线结构500和源极线结构700电连接。

图5至7中所示的电荷俘获结构的修改可以如参照图19至34的以下工艺形成。将参照与图8a的部分a对应的放大图描述用于形成电荷俘获结构的修改的制造工艺。

图19至23是示出用于形成图5中所示的电荷俘获结构的第一修改的方法的工艺步骤的剖视图。

参照图1至3、5和19，如参照图8a至11b所详细描述地，可由第一俘获层421h限定的沟道孔h可以用多晶硅填充。

例如，第一多晶硅体429a可以通过ald工艺或cvd工艺形成在由第一俘获层421h限定的沟道孔h中，以这样的方式使得单元间隙cg可以用多晶硅充分地填充。

参照图20，可以对第一多晶硅体429a执行氧化工艺，并且第一多晶硅体429a可以形成为在沟道孔h中在第一方向x上延伸的第一硅氧化物柱429b，以这样的方式使得多晶硅可以留在单元间隙cg中作为第一多晶硅残留物429c。

例如，可以使用第一俘获层421h作为氧化停止层在相对低的温度下对第一多晶硅体429a执行湿氧化工艺，所以沟道孔h中的大部分多晶硅可以被转变成沿沟道孔h的硅氧化物，从而形成第一硅氧化物柱429b。具体地，第一硅氧化物柱429b的厚度可以被精确地控制，以这样的方式使得第一硅氧化物柱429b的表面可以与第一俘获层421的垂直部分421h1的表面共面。当第一俘获层421h的垂直部分421h1周围的多晶硅可以被充分氧化时，氧化工艺可以被停止，使得单元间隙cg中的多晶硅可以仍然保持未被氧化。

因此，第一多晶硅体429a可以形成为与沟道孔h中的垂直部分421h1接触的第一硅氧化物柱429b，以及由第一硅氧化物柱429b以及第一俘获层421h的水平部分421h2和连接部分421h3限定的第一多晶硅残留物429c。

参照图21，第一硅氧化物柱429b可以从沟道孔h被去除，第一多晶硅残留物429c可以被暴露于沟道孔h。例如，第一硅氧化物柱429b可以通过湿蚀刻工艺被去除。

参照图22，可以对单元间隙cg中的多晶硅残留物429c执行热处理，从而形成具有凹入部分425a和突起部分425b的防联接结构425。凹入部分425a可以形成在单元间隙cg中，并且突起部分425b可以从单元间隙cg朝沟道孔h膨胀以从第一俘获层421h的垂直部分421h1的表面突出。

多晶硅残留物429c的体积可以在氧化工艺中膨胀超出原体积的约2倍。然而，因为单元间隙cg可以被第一俘获层421h封闭，并且可以朝沟道孔h敞开，所以膨胀的多晶硅残留物429c可以朝沟道孔h的中央部分过度地膨胀或生长，从而形成防联接结构425的突起部分425b。

因此，多晶硅残留物429c可以通过热氧化工艺形成为具有凹入部分425a和突起部分425b的防联接结构425。因为防联接结构425的介电常数可以充分地小于可在后续工艺中形成的第二俘获层422h的介电常数，所以可以充分地防止、减少或最少化可在后续工艺中设置在牺牲层s的位置中的导电结构210的栅电极之间的联接。

参照图23，第二俘获层422h可以在第一方向x上在突起部分425b和第一俘获层421h的垂直部分421h1上形成，隧道绝缘层430h可以在第一方向x上在第二俘获层422h上形成。第二俘获层422h和隧道绝缘层430h可以以与参照图13b详细描述的相同的方式形成。

具体地，第二俘获层422h可以形成为在牺牲图案s周围与第一俘获层421h的垂直部分421h1平行的直线图案422h1，并且可以在每个绝缘夹层图案il周围形成为可沿防联接结构425的突起部分425b的表面轮廓凸出的凸起部分422h2。隧道绝缘层430h可以沿第二俘获层422h的表面轮廓形成在第二俘获层422h上，所以隧道绝缘层430h也可以具有与第二俘获层422h的直线部分422h1接触的直线部分430h1以及与第二俘获层422h的凸起部分422h2接触的曲线部分430h2。

然后，有源柱300可以通过与参照图14b详细描述的相同的工艺在沟道孔h中形成，从而形成如图5中所示的电荷俘获结构400的第一修改。在一些示例实施方式中，有源柱300也可以在牺牲图案s周围形成为与隧道绝缘层430h的直线部分430h1接触的直线，并且可以在每个绝缘夹层图案il周围形成为与隧道绝缘层430h的曲线部分430h2接触的曲线图案。

此后，参照图15a至18详细描述的工艺步骤可以被进一步实施，从而形成包括图5中所示的电荷俘获结构的垂直存储器件1000。

因此，在垂直存储器件1000中，经由第二图案422的电子路径可以被延长，并且防联接结构425的尺寸可以增加，因此在垂直存储器件1000中可以减少和/或最少化相邻的堆叠单元之间的电子扩散并且可以充分地减少和/或防止相邻的堆叠单元之间的联接。

图24至28是示出用于形成图6中所示的电荷俘获结构的第二修改的方法的工艺步骤的剖视图。

参照图1至3、6和24，在第二俘获层422h可以如参照图8a至11b和19至23详细描述地形成在沟道孔h中，以这样的方式使得直线部分422h1和凸起部分422h2可以分别布置在牺牲图案s和绝缘夹层图案il周围之后，可由第二俘获层422h限定的沟道孔h也可以用多晶硅填充。

例如，第二多晶硅体429d可以通过ald工艺或cvd工艺形成在由第二俘获层422h限定的沟道孔h中，以这样的方式使得单元间隙cg可以用多晶硅充分地填充。

参照图25，可以对第二多晶硅体429d执行氧化工艺，并且第二多晶硅体429d可以形成为在沟道孔h中在第一方向x上延伸的第二硅氧化物柱429e，以这样的方式使得多晶硅可以留在第二氧化硅柱429e与第二俘获层422h的直线部分422h1之间。

例如，可以使用第二俘获层422h作为氧化停止层在相对低的温度下对第二多晶硅体429d执行湿氧化工艺，所以沟道孔h中的大部分多晶硅可以被转变成沿沟道孔h的硅氧化物，从而形成第二硅氧化物柱429e。具体地，用于形成第二硅氧化物柱429e的热氧化工艺可以被精确地控制以在第二硅氧化物柱429e可以与第二俘获层422h的凸起部分422h2接触之时停止，使得多晶硅可以留在第二硅氧化物柱429e与第二俘获层422h的直线部分422h1之间的区域中。

因此，第二多晶硅体429d可以形成为在沟道孔h中与凸起部分422h2接触的第二硅氧化物柱429e以及由第二硅氧化物柱429e与第二俘获层422h的直线部分422h1限定的第二多晶硅残留物429f。

参照图26，第二硅氧化物柱429e可以从沟道孔h被去除，第二多晶硅残留物429f可以被暴露于沟道孔h。例如，第二硅氧化物柱429e可以类似于第一硅氧化物柱429b通过湿蚀刻工艺被去除。

参照图27，第二俘获层422h的凸起部分422h2可以通过使用第二多晶硅残留物429f作为蚀刻掩模的蚀刻工艺从沟道孔h被去除，直到仅第二俘获层422h的直线部分422h1可以留在沟道孔h中。

因此，第二俘获层422h可以形成为与第一俘获层421h的垂直部分421h1接触的直线图案，防联接结构425的突起部分425b可以被再次暴露于沟道孔h。就是说，第二俘获层422h可以形成为可仅布置在牺牲图案s周围的直线部分422a，而防联接结构425可以在绝缘夹层图案il周围被暴露于沟道孔h。

此外，具有第一俘获层421h和第二俘获层422h的电荷俘获层420h可以形成为在牺牲图案s周围的垂直部分421h1和直线部分422h1的组合结构以及在绝缘夹层图案il周围的防联接结构425，防联接结构425可以被暴露于沟道孔h并被水平部分421h2和连接部分421h3覆盖。因此，电荷俘获层420h可以在牺牲图案s周围而非绝缘夹层图案il周围具有更大的陷阱密度。

参照图28，第二多晶硅残留物429f可以从沟道孔h被去除，隧道绝缘层430h可以形成在直线部分422a、第一俘获层421h的垂直部分421h1、以及防联接结构425的突起部分425b上。

因此，隧道绝缘层430h可以形成在直线部分422a和第一俘获层421h的垂直部分421h1上，所以隧道绝缘层430h也可以具有与直线部分422a接触的直线部分430h1以及与防联接结构425的突起部分425b接触的曲线部分430h2。

隧道绝缘层430h可以通过与参照图13b详细描述的相同的工艺形成。

然后，有源柱300可以通过与参照图14b详细描述的相同的工艺在沟道孔h中形成，从而形成如图6中所示的电荷俘获结构400的第二修改。在一些示例实施方式中，有源柱300也可以在牺牲图案s周围形成为与隧道绝缘层430h的直线部分430h1接触的直线图案，并且可以在每个绝缘夹层图案il周围形成为与隧道绝缘层430h的曲线部分430h2接触的曲线图案。

此后，参照图15a至18详细描述的工艺步骤可以被进一步实施，从而形成包括图6中所示的电荷俘获结构的垂直存储器件1000。

因此，因为第二俘获层422h可以形成为沿第一方向x的直线部分422a，所以垂直存储器件1000中的电荷俘获图案420的第二图案422可以被缩短，结果，可以在相邻的堆叠单元之间充分地减少和/或防止经由第二图案422的电子扩散，并且可以充分地提高单元区域c1中的电荷密度，这可以保持存储窗口尺寸而不管垂直存储器件1000的尺寸减小。此外，防联接结构425可以在单元间区域c2中膨胀，所以在垂直存储器件1000中也可以充分地减少和/或防止相邻的堆叠单元之间的联接。

图29至34是示出用于形成图7中所示的电荷俘获结构的第三修改的方法的工艺步骤的剖视图。

参照图1至3、7和29，在第二俘获层422h的凸起部分422h2可以在与参照图8a至11b和19至27详细描述的相同的工艺中从沟道孔h被去除之后，防联接结构425也可以从单元间隙cg被去除。

例如，防联接结构425可以通过使用相对于第二多晶硅残留物429f、直线部分422a和第一俘获层421h具有蚀刻选择性的蚀刻剂的湿蚀刻工艺被去除。在一些示例实施方式中，防联接结构425可以包括氧化物，第一俘获层421h和第二俘获层422h可以包括氮化物，防联接结构425可以通过使用相对于多晶硅和氮化物具有蚀刻选择性的蚀刻剂被蚀刻掉。

因此，由第一俘获层421h的水平部分421h2和连接部分421h3限定的单元间隙cg可以连通到沟道孔h。就是说，第一俘获层421h可以被部分地暴露于沟道孔h。

参照图30，第一俘获层421h可以从沟道孔h被进一步去除，从而形成可与直线部分422a组合的垂直部分421a。因此，电荷俘获图案420可以被形成为在第一方向x上分开的且不连续的图案，以这样的方式使得垂直部分421a和直线部分422a可以在牺牲图案s周围被组合成单个组合图案。

例如，可以对对于第二多晶硅残留物429f和阻挡层410h具有蚀刻选择性的第一俘获层421h实施各向同性蚀刻工艺。因此，第一俘获层421h的水平部分421h2和连接部分421h3可以从阻挡层410h被去除。在这样的情况下，由于蚀刻工艺的各向同性特性，垂直部分421h1和直线部分422a也可以与水平部分421h2和连接部分421h3一起被部分地去除。

因此，空腔cv可以形成在绝缘夹层图案il周围，并且空腔cv可以由阻挡层410h、电荷俘获图案420和第二多晶硅残留物429f限定。

电荷俘获图案420可以设置为垂直部分421a和直线部分422a的单个组合图案，并且可以在牺牲图案s周围布置在阻挡层410h上。具体地，电荷俘获图案420的上部可以低于对应的牺牲图案的上部，并且电荷俘获图案420的下部可以高于对应的牺牲图案的下部，使得电荷俘获图案420的高度h1可以小于对应的牺牲图案的高度h2。

在一些示例实施方式中，空腔cv可以以与可由阻挡层410h限定的单元间凹陷r的凹陷尺寸对应的第一间隙g1、与垂直相邻的电荷俘获图案420之间的间隙距离对应的第二间隙g2、以及与垂直相邻的第二多晶硅残留物429f之间的间隙距离对应的第三间隙g3为特征。在这样的情况下，由于各向同性蚀刻工艺，第二间隙g2可以比第一间隙g1和第三间隙g3大得多。

参照图31，沟道孔h可以通过ald工艺或cvd工艺用氧化物填充，从而在沟道孔h中形成间隙填充氧化物层428。具体地，用于间隙填充氧化物层428的氧化物可以具有优良的间隙填充特性和比电荷俘获图案420更小的介电常数，所以空腔cv可以用其介电常数可小于电荷俘获图案420的介电常数的绝缘材料填充。

氧化物可以从沟道孔h经由第三间隙g3流到空腔cv中直到单元间凹陷r可以用氧化物填充。在这样的情况下，因为第二间隙g2可以比第一间隙g1和第三间隙g3大得多，所以空隙可以在电荷俘获图案420下方的空腔cv的中心部分处产生。因为空隙可以填充有空气，所以间隙填充氧化物层428可以在空腔cv的中心部分处具有空气间隙ag。

具体地，空隙可以在沉积工艺中在第一方向x上与电荷俘获图案420自对准，所以空气间隙ag可以与电荷俘获图案420对准，并且可以在第一方向x上布置在每个单元间区域c2处。

参照图32，间隙填充氧化物层428可以通过使用第二多晶硅残留物429f作为蚀刻掩模的蚀刻工艺从沟道孔h被部分地去除，以这样的方式使得间隙填充氧化物层428可以仅留在空腔cv中，从而在空腔cv中形成防联接结构425。

例如，可以使用第二多晶硅残留物429f作为蚀刻掩模对间隙填充氧化物层428执行回蚀刻工艺，所以间隙填充氧化物层428可以被去除，直到第二多晶硅残留物429f可以被暴露。因此，在回蚀刻工艺之后，间隙填充氧化物层428可以仅留在空腔cv中。

因此，具有空气间隙ag的防联接结构425可以布置在电荷俘获图案420下方，并且可以包括凹入部分425a和突起部分425b，凹入部分425a可以凹进单元间凹陷r中，突起部分425b可以在第二多晶硅残留物429f下方从电荷俘获图案420朝沟道孔h突出。

因为空气的介电常数可以小于氧化物，所以具有空气间隙ag的防联接结构425可以具有比没有空气间隙的防联接结构更小的介电常数。因此，由于单元间区域c2中的防联接结构425，可以充分地防止、减少或最小化可在后续工艺中形成在牺牲图案s的位置中的导电结构210的栅电极之间的联接。

参照图33，第二多晶硅残留物429f可以从沟道孔h被去除，并且电荷俘获图案420可以被暴露于沟道孔h。例如，第二多晶硅残留物429f可以通过相对于电荷俘获图案420和防联接结构425具有蚀刻选择性的湿蚀刻工艺或干蚀刻工艺被去除。

参照图34，隧道绝缘层430h可以沿电荷俘获图案420和防联接结构425的表面轮廓形成在沟道孔的侧壁上。

因此，隧道绝缘层430h可以沿第一方向x形成在直线部分422a和防联接结构425的突起部分425b上，所以隧道绝缘层430h也可以具有与直线部分422a接触的直线部分430h1以及与防联接结构425的突起部分425b接触的曲线部分430h2。隧道绝缘层430h可以通过与参照图13b详细描述的相同的工艺形成。

然后，有源柱300可以通过与参照图14b详细描述的相同的工艺在沟道孔h中形成，从而形成如图7中所示的电荷俘获结构400的第三修改。在一些示例实施方式中，有源柱300也可以在牺牲图案s周围形成为与隧道绝缘层430h的直线部分430h1接触的直线图案，并且可以在每个绝缘夹层图案il周围形成为与隧道绝缘层430h的曲线部分430h2接触的曲线图案。

此后，参照图15a至18详细描述的工艺步骤可以被进一步实施，从而形成包括图7中所示的电荷俘获结构的垂直存储器件1000。

因此，因为防联接结构425可以具有电荷俘获图案420下方的空气间隙ag以及比电荷俘获图案420更小的介电常数，所以可以通过防联接结构425充分地减少和/或防止垂直相邻的堆叠单元之间的联接和电子扩散。

根据垂直存储器件的示例实施方式以及其制造方法，电荷俘获图案可以包括在垂直方向上连续地或不连续地延伸的第一图案和第二图案。第一图案和第二图案可以在单元区域中被组合成单个组合图案，并且可以在单元间区域中被分开成分隔图案，以这样的构造使得防联接结构可以被分隔图案包围。组合图案可以具有相对更大的厚度，分隔图案可以具有相对更小的厚度，所以在单元区域中，单元区域中的电荷密度可以增加。此外，第一图案和第二图案可以在单元间区域中被延长或断开，并且用于单元区域中的电荷俘获图案之间的电子扩散的电子路径可以被延长或断开，这可以减少和/或防止相邻的堆叠单元之间的电子扩散并增加电荷俘获图案的电荷密度。

此外，防联接结构可以凹进单元间凹陷中，并且其介电常数可以小于第一图案和第二图案的介电常数，因而垂直存储器件的相邻的栅电极可以被充分地绝缘并且相邻的堆叠单元之间的联接可以在垂直存储器件中被减小和/或最小化。当空气间隙可以配置有防联接结构时，防联接结构的总介电常数可以比第一图案和第二图案的介电常数小得多，从而更充分地减少和/或防止垂直存储器件中的相邻的堆叠单元之间的联接。因此，可以充分地提高垂直存储器件的操作可靠性和稳定性而不管存储器件的高集成度和尺寸下降。

应理解，在此描述的示例实施方式应仅在描述性的意义上被考虑，并且不为了限制的目的。对根据示例实施方式的每个器件或方法内的特征或方面的描述通常应被认为可用于根据示例实施方式的另外的器件或方法中的另外的相似特征或方面。虽然已经具体示出和描述了一些示例实施方式，但是本领域普通技术人员将理解，可以在此进行在形式和细节上的变化而不背离权利要求的精神和范围。

本申请要求2016年7月27日在韩国知识产权局提交的韩国专利申请第10-2016-0095738号的优先权，其内容通过引用全文合并于此。