7和图8，图8为图7沿切割线CD方向的剖面结构示意图，刻蚀多晶硅栅206的第一部分11上的部分控制栅介质层207，在控制栅介质层207中形成暴露出多晶娃栅206的第一部分11的部分表面的开口 208。
[0057]在刻蚀所述控制栅介质层207之前，形成覆盖所述第二区域22的半导体衬底200和浅沟槽隔离结构203和部分控制栅介质层207的图形化的掩膜层，所述图形化的掩膜层暴露出控制栅介质层207需要刻蚀的部分。
[0058]刻蚀所述控制栅介质层207采用各向异性的干法刻蚀工艺，使得形成的开口 206具有较好的侧壁形貌。所述干法刻蚀工艺采用的气体为CF4、C2F6、CHF3或CH2F2中的一种或几种。
[0059]通过刻蚀多晶硅栅206的第一部分11上的部分控制栅介质层207，形成开口 208，所述开口 208暴露出底部的第一部分11的多晶硅栅，后续在控制栅介质层207上形成第二多晶娃层时，第二多晶娃层填充满开口 208,第一部分11上的部分第二多晶娃层经过开口208与多晶娃栅206的第一部分接触,后续刻蚀第一部分11上第二多晶娃层和第一部分11的多晶硅栅206形成选择栅，第一部分11上剩余的具有开口的控制栅介质层207可以作为相邻选择栅之间的隔离层，刻蚀第二部分12上的第二多晶硅层形成控制栅，刻蚀第二部分12的多晶娃栅206形成浮栅，由于第一部分11和第二部分12上的第二多晶娃层的表面是齐平的，因此在形成选择栅和控制栅与浮栅时，减小了刻蚀的差异性，提高了形成的闪存器件的性能。
[0060]所述开口 208的宽度小于多晶硅栅206的宽度(图7中相邻浅沟槽隔离结构203之间的多晶硅栅的横向尺寸)，所述开口 208部分位于第一部分的多晶硅栅206内。当开口208宽度小于多晶硅栅206的宽度，且所述开口 208的宽度为多晶硅栅206宽度的0.6?0.85倍，所述开口 208部分位于多晶硅栅206内时，后续形成的第二多晶硅填充满开口 208时，开口内的第二多晶硅层与第一部分11的多晶硅栅206具有多个接触面，减小了第二多晶硅层与第一部分11的多晶硅栅206的接触电阻，并且增强了填充开口的第二多晶硅层与底部的多晶硅栅构成的选择栅的机械稳定性。
[0061]接着，请参考图9，在半导体衬底200的第二区域22表面上形成逻辑晶体管的栅介质层209。
[0062]所述栅介质层209的材料为氧化硅，本实施例中，所述栅介质层209的形成工艺为热氧化工艺。在发明的其他实施例中，所述栅介质层可以为其他的材料，所述栅介质层也可以采用其他的工艺形成所述栅介质层。
[0063]在形成栅介质层209的过程中以及工艺制程的空余时间，所述开口 208底部的多晶娃栅206表面也会形成部分热氧化娃层和自然氧化层。多晶娃栅206表面的热氧化娃层和自然氧化层会影响后续形成的第二氧化硅层和多晶硅栅之间的界面态，影响后续形成的第二多晶硅层与多晶硅栅206之间的接触电阻。
[0064]接着，请参考图10，清洗所述开口 208，去除开口 208底部的多晶栅206表面的热氧化层和自然氧化层。
[0065]清洗所述开口 208采用湿法刻蚀工艺，所述湿法刻蚀工艺采用稀释的氢氟酸溶液。
[0066]本实施例中，所述第二区域22的半导体衬底200包括第三区域和第四区域，第三区域和第四区域的半导体衬底200上需要形成不同厚度的栅介质层，在清洗开口 209的同时去除第四区域的半导体衬底200上的栅介质层，第三区域的半导体衬底200上的剩余的栅介质层209构成第一栅介质层。
[0067]在清洗所述开口 208之前在第三区域的半导体衬底200上和控制栅介质层207上形成图形化的光刻胶层，图形化的光刻胶层暴露出开口 208和第四区域的半导体衬底200。
[0068]接着，请参考图11，在第四区域的半导体衬底200上形成第二栅介质层210 ;形成第二栅介质层210后，清洗所述开口 208，去除开口 208底部的多晶硅栅206表面的热氧化硅层和自然氧化层。
[0069]所述第二栅介质层210的材料为氧化硅，形成所述第二栅介质层210的工艺为热氧化硅。形成第二栅介质层210时，第一栅介质层209底部的部分硅也会被氧化形成氧化硅，使得第一栅介质层209的厚度会增加，从而使第一栅介质层209和第二栅介质层210具有不同的厚度，第一栅介质层209和第二栅介质层210构成栅介质层。在本发明的其他实施例中，所述第二栅介质层可以采用其他的材料，所述第二栅介质层也可以采用其他的工艺形成。
[0070]本实施例中，形成的第二栅介质层210的厚度为10?20埃，所述第一栅介质层209的厚度为21?30埃。
[0071]在形成第二栅介质层210后，清洗所述开口 208，去除开口 208底部的多晶硅栅206表面的热氧化硅层和自然氧化层，减小后续形成的第二多晶硅层与第一部分的多晶硅栅206的接触电阻。
[0072]清洗所述开口 208之前，可以形成覆盖所述半导体衬底200的图形化的掩膜层，所述图形化的掩膜层暴露出开口 208。
[0073]接着，请参考图12，形成覆盖所述栅介质层(包括第一栅介质层209和第二栅介质层210)、控制栅介质层207和半导体衬底200的第二多晶硅层211，所述第二多晶硅层211填充满开口 208 (参考图11)。
[0074]所述第二多晶硅层211的形成工艺为化学气相沉积。
[0075]第二区域22的半导体衬底200上的第二多晶硅层后续形成逻辑晶体管的栅电极。第一区域21的半导体衬底200上的部分第二多晶硅层(多晶硅栅的第二部分上)后续形成闪存器件的浮栅，第一区域21的半导体衬底200上的另一部分第二多晶硅层(多晶硅栅的第一部分上)后续形成闪存器件的部分选择栅。
[0076]参考图13和图14，图14为图13沿切割线AB方向的剖面结构示意图，刻蚀第二区域22的第二多晶硅层211 (参考图12)，形成逻辑晶体管的栅电极(包括第一栅电极215和第二栅电极214);沿与多晶硅栅排布方向垂直的方向，刻蚀第一区域21的开口两侧的部分第二多晶硅层211 (参考图12)、部分控制栅介质层207 (参考图6)和第一部分11的多晶栅206 (参考图6)，形成位于开口区域(指填充开口的第二多晶硅层对应的半导体衬底区域)的选择栅213，刻蚀第二部分上的部分第二多晶硅层211和控制栅介质层207 (参考图12)、第二部分12部分多晶硅栅206 (参考图6)，形成浮栅217、位于浮栅217上的控制栅介质层216、位于控制栅介质层216上的控制栅212。
[0077]所述第一区域21和第二区域的第二多晶硅层的刻蚀为同一刻蚀步骤或者不同的刻蚀步骤，刻蚀工艺为各向同性的干法刻蚀工艺，比如等离子刻蚀工艺。
[0078]刻蚀第二区域22的第二多晶硅层，在第一栅介质层209上形成第一逻辑晶体管的第一栅电极215，在第二栅介质层210上形成第二逻辑晶体管的第二栅电极214。第二逻辑晶体管和第一逻辑晶体管作为闪存器件的外围晶体管，本发明实施例，实现了闪存器件和逻辑晶体管的集成制作工艺。
[0079]所述浮栅217与半导体衬底200之间的隧穿氧化材料层构成隧穿氧化层218，选择栅213与半导体衬底200之间的隧穿氧化材料层构成选择栅介质层221。
[0080]本实施例中，所述选择栅213包括:位于选择栅氧化层221上的第一多晶硅层220、位于第一多晶娃层220上的隔离层222,隔离层222中具有暴露第一多晶娃层222表面的开口，所述隔离层222上的第二多晶硅层219，所述第二多晶硅层219填充满开口。所述开口可以部分位于第一多晶硅层220中。
[0081]闪存