器件包括若干闪存单元，每个闪存单元包括一个存储栅极堆叠和与存储栅极堆叠相邻的一个选择栅极堆叠，所述存储栅极堆叠包括位于半导体衬底200上的隧穿氧化硅层218、位于隧穿氧化层218上的浮栅217、位于浮栅217上的控制栅介质层216和位于控制栅介质层上的控制栅212，所述选择栅堆叠包括位于半导体衬底200上的选择栅氧化层221、位于选择栅氧化层221上的第一多晶娃层220、位于第一多晶娃层220上的隔离层222,隔离层222中具有暴露第一多晶娃层222表面的开口，和位于所述隔离层222上的第二多晶硅层219，所述第二多晶硅层219填充满开口。
[0082]结合参考图13、图14和图15，图15为图13沿切割线⑶方向的剖面结构示意图，本实施例中形成的控制栅212横跨多个浮栅217，控制栅212和浮栅217之间具有控制栅介质层216。多个浮栅217可以为闪存器件的沿行或者列排布的若干闪存单元中的浮栅。在本发明的其他实施例中，所述不同浮栅上217上的控制栅也可以通过刻蚀断开。
[0083]结合参考图13、图14和图16，图16为图13沿切割线EF方向的剖面结构示意图，本实施例中第二多晶硅层219横跨多个选择栅，所述多个选择栅213包括位于半导体衬底200上的若干第一多晶娃层220,相邻第一多晶娃层220之间具有凹槽、覆盖所述第一多晶硅层220的侧壁和底部和浅沟槽隔离结构203的隔离层222，所述隔离层222中具有暴露出每个第一多晶娃层220顶部表面的若干开口，位于隔离层22上的第二多晶娃层219,第二多晶硅层219填充满开口和凹槽。在本发明的其他实施例中，通过刻蚀所述第二多晶硅219，可以将多个选择栅断开。
[0084]综上，本发明半导体结构的形成方法实现了逻辑晶体管和闪存器件的集成制作工艺，本发明半导体结构的形成方法在半导体衬底的第二区域表面上形成逻辑晶体管的栅介质层后，清洗半导体衬底的第一区域的控制栅介质层中形成的开口，能够去除开口底部的多晶硅栅表面形成热氧化层和自然氧化层，在形成覆盖所述控制栅介质层并填充开口的第二多晶硅层，减小了第二多晶硅层和多晶硅栅的接触电阻，使得通过刻蚀第二多晶硅层和多晶硅栅形成的选择栅的接触电阻也减小，提高了闪存器件的性能。
[0085]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种半导体结构的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底包括第一区域和第二区域； 在所述半导体衬底的第一区域上形成若干平行排布的多晶硅栅，每个多晶硅栅包括若干第一部分和与第一部分相邻的第二部分； 形成覆盖所述多晶硅栅表面和第一区域的半导体衬底表面的控制栅介质层； 刻蚀多晶硅栅的第一部分上的部分控制栅介质层，在控制栅介质层中形成暴露出多晶硅栅的第一部分的部分表面的开口； 在半导体衬底的第二区域表面上形成逻辑晶体管的栅介质层； 在形成栅介质层后，清洗所述开口 ； 形成覆盖所述栅介质层、控制栅介质层和半导体衬底的第二多晶硅层，所述第二多晶硅层填充满开口； 刻蚀第二区域的第二多晶硅层，形成逻辑晶体管的栅电极； 沿与多晶娃栅排布方向垂直的方向刻蚀第一区域的第二多晶娃层和第一部分和第二部分的多晶硅栅，形成浮栅、位于浮栅上的控制栅、以及位于开口区域的选择栅。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述多晶硅栅和控制栅介质层的形成过程为:在所述半导体衬底上形成硬掩膜层，所述硬掩膜层中具有暴露第一区域和第二区域的半导体衬底表面的若干第一开口 ；沿第一开口刻蚀所述半导体衬底，在第一区域和第二区域的半导体衬底中形成若干第一凹槽；在第一凹槽和第一开口中填充满隔离材料，形成浅沟槽隔离结构；去除所述硬掩膜层，在浅沟槽隔离结构之间形成第二凹槽；在第二凹槽中形成填充满第二凹槽的第一多晶硅层；回刻蚀第一区域的浅沟槽隔离结构，形成第三凹槽，在所述第三凹槽的侧壁和底部以及第一多晶硅层表面形成控制栅介质材料层；去除第二区域的半导体衬底上的控制栅介质层材料层、第一多晶硅层和部分浅沟槽隔离结构，在第二区域的半导体衬底上形成若干多晶硅栅，和位于多晶硅栅表面的控制栅介质层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在第二凹槽中形成第一多晶硅层之前，还包括:在所述第二凹槽底部的半导体衬底上形成隧穿氧化层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，清洗所述开口采用湿法清洗。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，湿法清洗采用的溶液为稀释的氢氟酸。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述开口的宽度小于多晶硅栅的宽度。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述开口的宽度为多晶硅栅宽度的0.6?0.85倍。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述控制栅介质层为多层堆叠结构。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述控制栅介质层为氧化娃层、氮化娃层和氧化娃层的三层堆叠结构。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二区域的半导体衬底包括第三区域和第四区域。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成控制栅介质层后，对第二区域的半导体衬底分别进行第一离子注入和第二离子注入，分别形成第一阱区和第二阱区。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一离子注入和第二离子注入的掺杂的离子类型相同或不相同。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，所述栅介质层包括第一栅介质层和第二栅介质层，在第三区域的半导体衬底上形成第一逻辑晶体管的第一栅介质层；在第四区域的半导体衬底上形成第二逻辑晶体管的第二栅介质层，第一栅介质层和第二栅介质层的厚度不相同。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成第一栅介质层后，清洗所述开口底部的多晶硅栅。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，形成第二栅介质层后清洗所述开口底部的多晶硅栅。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一栅介质层和第二栅介质层的形成工艺为热氧化。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，第二栅介质层的厚度为10?20埃，所述第一栅介质层的厚度为21?30埃。
【专利摘要】一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述半导体衬底的第一区域上形成若干平行排布的多晶硅栅；形成覆盖所述多晶硅栅表面的控制栅介质层；刻蚀部分控制栅介质层，在控制栅介质层中形成暴露出多晶硅栅的部分表面的开口；在半导体衬底的第二区域表面上形成逻辑晶体管的栅介质层；在形成栅介质层后，清洗所述开口；形成覆盖所述栅介质层、控制栅介质层的第二多晶硅层，所述第二多晶硅层填充满开口；刻蚀第二区域的第二多晶硅层，形成逻辑晶体管的栅电极；刻蚀第一区域的第二多晶硅层的多晶硅栅，形成位于浮栅上的控制栅、位于开口区域的选择栅。本发明的方法提高了闪存器件的性能。
【IPC分类】H01L21-8247
【公开号】CN104752361
【申请号】CN201310745866
【发明人】王新鹏
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年7月1日
【申请日】2013年12月30日