槽DMOS的制备工艺的剖面图。
[0031]图5A-5F表示依据本发明的一个实施例，带有可变厚度的栅极沟槽氧化物用于屏蔽多晶硅栅极的沟槽DMOS的一种可选制备工艺的剖面图。
[0032]图6A至6F表示依据本发明的一个实施例，带有较厚的底部氧化物(TBO)用于屏蔽多晶硅栅极的沟槽DMOS的一种可选制备工艺的剖面图。
【具体实施方式】
[0033]在本发明的实施例中，如下所述，利用独立的处理步骤使底部电介质层的厚度大于沟槽侧壁上电介质层的厚度。较厚的底部电介质层降低了沟槽栅极和DMOS晶体管的漏极之间的电容。
[0034]图3A至30表示依据本发明的一个实施例，带有可变厚度的栅极沟槽氧化物用于图1D所示类型的独立多晶硅栅极的沟槽DMOS的制备工艺的剖面图。
[0035]如图3A所示，宽度为A的沟槽306形成在半导体衬底302中。作为示例，但不作为局限，沟槽306可以利用一个硬掩膜(没有明确地表示出)，例如氧化物或氮化物硬掩膜，然后除去或保留在合适的位置。还可选择，利用光致抗蚀剂(PR)膜(图中没有表示出)，制备沟槽306。沉积氧化物304 (或其他绝缘物)，填充沟槽306。在氧化物304上进行化学机械平整化(CMP)，然后回刻，使沟槽306中的氧化物304凹陷，如图3B所示，保留氧化物304的厚块，填充沟槽底部的绝大部分，使沟槽顶部的硅侧壁裸露出来。在图3C中，在沟槽306的裸露侧壁上以及半导体衬底302的顶面上，生长薄氧化物308。作为示例，但不作为局限，薄氧化物308的厚度范围约为50埃至100埃。
[0036]图3D表示在氧化物308和氧化物304上方，沉积一层氧化物抗刻蚀材料，例如氮化物310。在一个实施例中，氮化物310可以由氮化硅构成。还可选择，由于多晶硅层也有很高的抗刻蚀性，因此在后续的氧化物刻蚀过程中，抗刻蚀层310由多晶硅层构成。氮化物310的厚度决定了底部氧化物侧壁厚度Tl，Tl约在500埃至5000埃之间。各向异性地回刻氮化物310，在沟槽306的侧壁上留下一个或多个氧化物抗刻蚀垫片311，如图3E所示。然后，在沟槽306的底部，各向异性地刻蚀厚氧化物块304，到预定义厚度T2，如图3F所示。厚度T2约在500埃至5000埃之间。制备垫片311的材料(例如氮化物材料)最好可以抵抗氧化物304的刻蚀工艺。因此，垫片311用作刻蚀掩膜，定义沟槽在氧化物304中的宽度A’。在本方法中，厚度Tl和T2不相关，也就是说，厚度Tl不会取决于厚度T2。通常来说，要求T2大于Tl。如果厚度Tl和T2没有关系，那么可以更加容易地实现。刻蚀后，可以除去垫片311和薄氧化物308，留下具有宽度A的顶部和宽度A’的较窄底部的沟槽，沟槽内衬氧化物304的剩余部分，如图3G所示。
[0037]然后，在半导体衬底302的上方，以及未被剩余氧化物304覆盖的那部分沟槽侧壁上，生长栅极氧化物(或电介质)314，使得顶部的宽度A”大于底部的宽度A’，如图3H所示。由于具有宽度A”的宽沟槽顶部，更加利于填充，从而有效降低了沟槽“纵横比”。可以沉积导电材料，例如掺杂多晶硅，填充沟槽。图31表示窄沟槽情况下的多晶硅缝隙填充物316，例如在沟槽顶部的宽度A”约为1.2微米，在这里可以轻松地用掺杂多晶硅完全填充沟槽。然后，回刻多晶硅316，形成一个单独的栅极多晶硅，如图3J所示。多晶硅316将栅极电介质314作为器件的栅极电极。
[0038]还可选择，图3K表示沟槽较宽的情况下，多晶硅缝隙填充物318，例如沟槽顶部直径A”约为3微米，在这里多晶硅可以轻松地完全填充，留下缝隙319。然后，沉积填充材料，例如HDP氧化物320，填充缝隙319以及多晶硅318上方，如图3L所示。然后，回刻填充材料320，如图3M所示，通过回刻多晶硅318和填充材料320，制备独立的栅极多晶硅318，如图3N所示。该器件可以通过标准的工艺完成，例如包括在所选的那部分半导体衬底302中注入离子，制备本体区320和源极区332，然后在表面上方制备厚电介质层360，通过电介质层360打开接触孔，用于沉积源极金属370，以便电连接到源极和本体区，如图30所示。
[0039]在本发明的实施例范围内，上述工艺还有多种变化。例如，图4A-4M表示依据本发明的一个实施例，带有可变厚度的栅极沟槽氧化物用于图2所示类型的屏蔽多晶硅栅极的沟槽DMOS的制备工艺过程。在本实施例中，呈氧化物-氮化物-氧化物(ONO)结构的复合绝缘物形成在沟槽的侧壁和底部。
[0040]如图4A所示，首先在半导体衬底402上制备沟槽401。在沟槽401的侧壁上制备薄氧化层404。氧化层404的厚度约为50埃至200埃。然后，在氧化层404上方沉积氮化物406。氮化物406的厚度约为50埃至500埃。用氧化物408填充沟槽401，例如利用LPCVD和高密度等离子。然后，回刻氧化物408，保留带有厚氧化物块的宽度为A的沟槽，基本填充沟槽底部，如图4B所示。
[0041]可选择薄氧化层410 (例如高温氧化物(HTO))沉积在氧化物408上方，在沟槽401的侧壁上以及氮化物406上方，如图4C所示。氧化物410的厚度约为50埃至500埃。可以在氧化物410上方(或者如果未使用氧化物410，则在氮化物406上)，沉积导电材料(例如掺杂多晶硅412)。多晶硅412的厚度取决于所需的底部氧化物侧壁厚度Tl，Tl约为500埃至5000埃。然后，各向异性地回刻多晶硅412，制备多晶硅垫片413，如图4D所示。
[0042]然后，在底部各向异性地刻蚀氧化物408，至所需厚度T2，如图4E所示。T2的厚度约为500埃至5000埃。构成垫片413的多晶硅最好可以抵抗用于各向异性地刻蚀氧化物408的刻蚀工艺。在沟槽侧壁上，多晶硅垫片413的厚度决定了厚度Tl，从而决定了通过各向异性刻蚀工艺，在氧化物408中刻蚀沟槽的宽度A”。刻蚀后，除去垫片413，如图4F所示。沟槽顶部上方的“纵横比”得到了有效地增大，比沟槽底部和侧壁上不均匀地形成厚氧化物更加易于缝隙填充。还要注意的是，只需简单地改变各向异性刻蚀的持续时间，底部厚度T2就可以只由侧壁厚度Tl决定。通常来说，要求Τ2ΧΓ1。
[0043]沉积导电材料，例如多晶硅414，填充氧化物408中的沟槽，如图4G所示。然后回刻多晶硅414，到厚氧化物408的顶面以下，例如约为1000埃至2000埃，形成缝隙416，如图4H所示。剩余的多晶硅414作为最终器件的屏蔽电极。可以制备绝缘物，例如多晶硅再氧化物418，填充缝隙416，如图41所示。多晶硅再氧化物418的厚度约为2000埃至3000埃。由于顶部和顶面被氮化层406覆盖，因此在该区域不会发生氧化。
[0044]刻蚀可选的薄氧化物410，然后刻蚀掉裸露部分的氮化物406和氧化物404，如图4 J所示。
[0045]然后，在沟槽的侧壁上和半导体衬底402的上方生长栅极氧化物420，如图4K所示。最后，沉积导电材料，例如掺杂多晶硅423，形成一个有源栅极，如图4L所示。沟槽401顶部侧壁上的栅极氧化物420的厚度，决定了多晶硅423形成的有源栅极顶部的宽度A’。通常来说，栅极氧化物420的厚度小于Tl和T2，约为几十至几百埃。而且，多晶硅423的顶面可能在氧化层420下方凹陷。
[0046]然后，继续用标准工艺制备器件，注入本体区430和源极区432，在表面上方形成厚电介质层460，并通过电介质层460打开孔洞，沉积源极金属470，以便电连接到源极和本体区。该过程制成的器件400如图4M所示，器件400位于衬底402上，衬底402包括一个轻掺杂的外延层402-E覆盖着重掺杂的衬底层402-S。在图4M所示的实施例中，栅极沟槽401从外延层402-E的顶面开始延伸，穿过整个402-E层，到达衬底层402-S。还可选择，沟槽401的底部在外延层402-E中截止，不触及衬底层402-S(图中没有表示出)。沟槽401具有一个多晶硅栅极电极423，沉积在沟槽顶部，一个多晶硅屏蔽电极414沉积在沟槽底部，一个中间多晶硅电介质层418位于两者之间，使它们绝缘。为了优化屏蔽效果，底部屏蔽电极可以通过布局安排，电连接到源极金属层470，源极金属层470在实际应用中通常接地。薄栅极氧化层420使栅极电极与沟槽顶部的源极和本体区绝缘。为了使器件的栅漏电容最小，改善器件的开关速度和效率，要小心地控制本体区430的扩散到栅极电极423的底部，从而有效降低栅极423和沉积在本体区下方的漏极区之间的耦合。底部屏蔽(或源极)电极414沿沟槽的下边缘和底部，被厚电介质层424包围，以便与漏极区绝缘。我们希望，电介质层424的厚度大于薄栅极氧化层420的厚度，沟槽底部上的可变厚度T2和沟槽侧壁上的厚度Tl呈T1〈T2的关系。如图4Μ所示，电介质层424还包括一个夹在氧化层404和408之间的氮化层406。
[0047]图5Α至5F表示依据本发明的一个实施例，带有图2所示类型的可变厚度的栅极沟槽氧化物用于屏蔽多晶硅栅极的沟槽DMOS的另一种可选制备工艺。
[0048]如图5Α所示，宽度为A的沟槽501形成在