半导体封装件及其制法
【技术领域】
[0001]本发明涉及一种半导体封装件，尤指一种具堆栈结构的半导体封装件及其制法。
【背景技术】
[0002]随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。早期多芯片封装结构为采用并排式(side — by — side)多芯片封装结构，其通过将两个以上的芯片彼此并排地安装于一共同基板的主要安装面。芯片与共同基板上导电线路间的连接一般藉由导线焊接方式(wire bonding)达成。然而该并排式多芯片封装构造的缺点为封装成本太高及封装结构尺寸太大，因该共同基板的面积会随着芯片数目的增加而增加。
[0003]为解决上述现有问题，近年来为使用垂直式的堆栈方法来安装所增加的芯片，如图1G所示。
[0004]图1A至图1G为现有半导体封装件I的制法的剖面示意图。
[0005]如图1A所示，提供一承载件10，其以粘着层100粘接多个第一半导体组件11，再以结合层14堆栈该第二半导体组件12于该第一半导体组件11上，且该第二半导体组件12的宽度r大于该第一半导体组件11的宽度W。
[0006]如图1B所示，形成支撑胶15于该第二半导体组件12与该粘着层100之间，该支撑胶15位于该第二半导体组件12的边缘，且该支撑胶15与该第一半导体组件11的侧面Ilc之间产生间隙13。
[0007]如图1C所示，形成一封装层16于该承载件10上以包覆该支撑胶15与该第二半导体组件12，并维持该间隙13。
[0008]如图1D所示，移除该承载件10与粘着层100，以外露该封装层16，且该间隙13成为凹面区160，使该第一半导体组件11位于该凹面区160中，而该第二半导体组件12外露于该凹面区160。
[0009]如图1E所示，形成绝缘材17于该封装层16与该支撑胶15上及于该凹面区160中，使该绝缘材17包覆该第一半导体组件11及覆盖该第二半导体组件12。
[0010]如图1F所不,形成多个第一导电盲孔181与多个第二导电盲孔182于该绝缘材17中，并形成一线路层18于该绝缘材17上，使该线路层18藉由该些第一导电盲孔181电性连接该第一半导体组件11、及藉由该些第二导电盲孔182电性连接该第二半导体组件12。
[0011]接着，形成多个如焊球的导电组件19于该线路层18上，以外接其它电子装置。
[0012]如图1G所示，沿如图1F所示的切割路径S进行切单制程，以制成多个半导体封装件I。
[0013]于现有半导体封装件I的制法中，藉由该支撑胶15的布设以形成该凹面区160，而有利于其内塡充该绝缘材17,再于该绝缘材17内形成该些第一与第二导电盲孔181，182,使该线路层18能电性连接该第一与第二半导体组件11，12。
[0014]然而，于形成该封装层16后，该支撑胶15容易受该封装层16的侧向力压迫而产生位移和变形，如图1G’所示，因而覆盖该第二半导体组件12的电极垫120，致使该凹面区160变形，导致于制作该些第一与第二导电盲孔181，182时无法与该第二半导体组件12的电极垫120精准对位，造成制程良率下降，甚至产品损失。
[0015]此外，该支撑胶15利用点胶方式形成于该第二半导体组件12的边缘，因而容易产生气室(void) V，而导致该支撑胶15更容易受该封装层16的侧向力压迫而产生位移和变形，造成制程良率下降。
[0016]因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
【发明内容】
[0017]鉴于上述现有技术的种种缺失，本发明的主要目的为提供一种半导体封装件及其制法，能避免该支撑材覆盖该第二半导体组件而使导电盲孔无法对位的情况发生。
[0018]本发明的半导体封装件，包括:封装层，其具有相对的第一表面与第二表面，且该第一表面的部分为凹面区；第二半导体组件，其嵌埋于该凹面区中，且该第二半导体组件具有相对的第二作用面与第二非作用面；至少一第一半导体组件，其位于该凹面区中并叠设于该第二半导体组件上，且该第一半导体组件具有相对的第一作用面与第一非作用面，又该第二半导体组件的宽度大于该第一半导体组件的宽度，以令该第二半导体组件的部分表面外露于该凹面区；绝缘材，其设于该凹面区中，使该绝缘材包覆该第一半导体组件及覆盖该第二半导体组件；多个导电盲孔，其设于该绝缘材中且分别电性连接该第一与第二半导体组件；以及线路层，其设于该绝缘材上且电性连接该些导电盲孔。
[0019]本发明还提供一种半导体封装件的制法，其包括:提供一承载件，其上设有至少一第一半导体组件，该第一半导体组件上堆栈有第二半导体组件，且该第二半导体组件的宽度大于该第一半导体组件的宽度，又该第一半导体组件具有相对的第一作用面与第一非作用面，而该第二半导体组件具有相对的第二作用面与第二非作用面；形成支撑材于该承载件与该第二半导体组件之间，且该支撑材包覆该第一半导体组件的周围；形成封装层于该承载件上以包覆该支撑材与该第二半导体组件，该封装层具有相对的第一表面与第二表面，该第一表面结合该承载件；移除该承载件与该支撑材，以外露该封装层的第一表面，且该封装层的第一表面形成有凹面区，使该第一半导体组件位于该凹面区中以外露于该封装层的第一表面，而该第二半导体组件外露于该凹面区；形成绝缘材于该凹面区中，使该绝缘材包覆该第一半导体组件及覆盖该第二半导体组件；以及形成多个导电盲孔于该绝缘材中，且形成线路层于该绝缘材上，使该些导电盲孔电性连接该线路层、第一与第二半导体组件。
[0020]前述的半导体封装件及其制法中，该第一半导体组件的位置位于该第二半导体组件的面积范围内。
[0021]前述的半导体封装件及其制法中，该第一作用面结合该承载件，且该第一非作用面结合该第二半导体组件，而于移除该承载件后，该第一作用面外露于该封装层的第一表面以电性连接该些导电盲孔。
[0022]前述的半导体封装件及其制法中，该第二作用面结合该第一半导体组件，且于移除该承载件与该支撑材后，该第二作用面外露于该凹面区以电性连接该些导电盲孔。例如，该第二半导体组件的第二非作用面外露于该封装层的第二表面。
[0023]前述的半导体封装件及其制法中，该绝缘材还设于该封装层的第一表面上，且该第二半导体组件的宽度小于该凹面区的最大宽度。
[0024]另外，前述的半导体封装件及其制法中，还包括形成线路重布结构于该线路层与该绝缘材上，且该线路重布结构电性连接该线路层。
[0025]由上可知，本发明的半导体封装件及其制法，主要利用形成暂时性支撑材包覆该第一半导体组件的周围，待形成该封装层后，先移除该承载件与该支撑材以形成凹面区，再形成该绝缘材于该凹面区中，因而能避免该支撑材覆盖该第二半导体组件的电极垫的情况，所以相较于现有技术，本发明能有效地使该些导电盲孔电性连接该第一与第二半导体组件，以提升制程良率。
【附图说明】
[0026]图1A至图1G为现有半导体封装件的制法的剖面示意图；其中，图1G’为图1C的实际情况；
[0027]图2A至图2H为本发明的半导体封装件的制法的第一实施的剖面示意图；其中，图2C’为图2C的另一实施例，图2H’及图2H”为图2H的其它不同实施例；以及
[0028]图3A至图3B为本发明的半导体封装件的制法的第二实施的剖面示意图；其中，图3A’为图3A的另一实施例。
[0029]符号说明
[0030]1，2，2’，2”，3 半导体封装件
[0031]10, 20承载件
[0032]100, 200粘着层
[0033]11,21,31,31’ 第一半导体组件
[0034]11c, 21c侧面
[0035]12，22第二半导体组件
[0036]120电极垫
[0037]13间隙
[0038]14，24结合层
[0039]15支撑胶
[0040]16，26封装层
[0041]160,260,260’ 凹面区
[0042]17，27绝缘材
[0043]18，28线路层
[0044]181,281第一导电盲孔
[0045]182,282第二导电盲孔
[0046]19,29’导电组件
[0047]21a第一作用面
[0048]21b第一非作用面
[0049]210第一电极垫
[0050]22a第二作用面
[0051]22b第二非作用面
[0052]220第二电极垫
[0053]23半导体结构
[0054]25支撑材
[0055]26a第一表面
[0056]26b, 26b’第二表面
[0057]260a侧部
[0058]260b底部
[0059]260c开口
[0060]271第一盲孔
[0061]272第二盲孔
[0062]29线路重布结构
[0063]290介电层
[0064]291线路
[0065]292导电盲孔
[0066]30绝缘保护层
[0067]A，w，r，r’宽度
[0068]D口径
[0069]S切割路径
[0070]V气室。
【具体实施方式】
[00