比漂移区高的杂质浓度。并列pn层可以具有格子形的平面图案。
[0021]为了解决上述问题并实现目的，根据本发明另一个方面，提供了一种制造半导体装置的方法，该半导体装置包括第一导电型的高浓度缓冲层，设置在第一导电型的漏层的第一主表面上并具有比漂移区高的杂质浓度；第一导电型的低浓度缓冲层，设置在高浓度缓冲层上并具有比漂移区低的杂质浓度；以及并列Pn层，设置在低浓度缓冲层上，在该并列pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个分隔区被杂质浓度比漂移区低的第一导电型区所替代。该方法包括利用重金属的添加或用带电粒子的照射来调整并列pn层的载流子寿命，以使并列pn层的载流子寿命比高浓度缓冲层的载流子寿命短的步骤。
[0022]为了解决上述问题并实现目的，根据本发明另一个方面，提供了一种制造半导体装置的方法，该半导体装置包括第一导电型的高浓度缓冲层，设置在第一导电型的漏层的第一主表面上并具有比漂移区高的杂质浓度；第一导电型的低浓度缓冲层，设置在高浓度缓冲层上并具有比漂移区低的杂质浓度；和并列Pn层，设置在低浓度缓冲层上，在该并列pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个分隔区被杂质浓度比漂移区低的第一导电型区所替代。该方法具有以下特征。首先，进行在漏层的第一主表面上，形成杂质浓度比漂移区高的第一导电型的高浓度缓冲层的步骤。其次，进行在高浓度缓冲层上，形成杂质浓度比漂移区低的第一导电型的低浓度缓冲层的步骤。然后，进行在低浓度缓冲层上形成并列pn层的步骤。进一步，进行向并列pn层添加重金属或照射带电粒子，以使并列Pn层的载流子寿命比高浓度缓冲层的载流子寿命短的步骤。
[0023]为了解决上述问题并实现目的，根据本发明另一个方面，提供了一种制造半导体装置的方法，该半导体装置包括第一导电型的高浓度缓冲层，设置在第一导电型的漏层的第一主表面上并具有比漂移区高的杂质浓度；第一导电型的低浓度缓冲层，设置在高浓度缓冲层上并具有比漂移区低的杂质浓度；和并列Pn层，设置在低浓度缓冲层上，在该并列pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个分隔区被杂质浓度比漂移区低的第一导电型区所替代。该方法具有以下特征。首先，进行在半导体基板的正面侧上形成并列pn层的步骤。其次，进行在半导体基板的正面侧上的并列pn层上形成元件结构的步骤。接下来，进行在半导体基板的背面侧上形成杂质浓度比漂移区低的第一导电型的低浓度缓冲层的步骤。然后，从半导体基板的背面在比低浓度缓冲层浅的位置，进行形成杂质浓度比漂移区高的第一导电型的高浓度缓冲层的步骤。进一步，进行向高浓度缓冲层添加重金属或照射带电粒子，以使并列pn层的载流子寿命比高浓度缓冲层的载流子寿命短的步骤。
[0024]发明效果
[0025]根据本发明，能够提供一种在反向恢复运行期间防止在硬恢复波形中的急剧上升的半导体装置及其制造方法。另外，还可以提供一种能够以高速运行并能够降低反向恢复损失的半导体装置及其制造方法。
【附图说明】
[0026]图1是示出根据本发明的实施例1的超结MOSFET的主要部分的截面图，其中，并列Pn层中的P型分隔区被具有杂质浓度比η型漂移区的杂质浓度低的η型区所替代；
[0027]图2是示出根据相关技术的超结MOSFET的主要部分的截面图(a)，并且是载流子寿命分布图，其中纵轴示出与(a)相对应的基板的深度方向对应的深度；
[0028]图3是示出与具有根据图2中所示的相关技术的结构的超结MOSFET以及具有根据图1中所示的本发明的实施例1的超结MOSFET相对应的反向恢复电流波形的图；
[0029]图4是示出根据本发明的实施例1的超结MOSFET的不同的载流子寿命分布的图；
[0030]图5是示出通常的逆变器的电路图。
[0031]图6的(a)是示出通常的IGBT的主要部分的截面图，并且图6的(b)是示出MOSFET的主要部分的截面图；
[0032]图7是示出沿与根据本发明的超结MOSFET中的基板的表面平行的平面切割所得的并列Pn层的平面图案的主要部分的截面图的示例；
[0033]图8的(a)是示出沿着图7的B_B’虚线所截取的主要部分的截面图，图8的(b)是沿着图7的C-C’虚线所截取的主要部分的截面图；
[0034]图9是示出沿与根据本发明的超结MOSFET中的基板的表面平行的平面切割所得的并列Pn层的平面图案的主要部分的截面图的另一示例；
[0035]图10的(a)是示出沿着图9的B_B’虚线所截取的主要部分的截面图，图10的(b)是示出沿着图9的C-C’虚线所截取的主要部分的截面图。
[0036]符号的说明
[0037]I n++漏层(第一导电型高浓度半导体基板)
[0038]2 第二缓冲层
[0039]3 第一缓冲层
[0040]4 并列pn层
[0041]4a η型漂移区
[0042]4b P型分隔区
[0043]5 P型基区
[0044]6 pn 结
[0045]10a、1b pin 二极管
[0046]50、201 超结 MOSFET
[0047]101 IGBT
[0048]103集电结
[0049]301 MOSFET
[0050]401 二极管
[0051]1000逆变电路
【具体实施方式】
[0052]在下文中，将参考附图，对根据本发明的半导体装置、该半导体装置的制造方法、以及使二极管并联连接的复合半导体装置的实施例进行详细说明。在本说明书和附图中，附有“η”或“p”的层或区中，表示电子或空穴为多数载流子。另外，附加于η或P的符号“ + ”和表示杂质浓度比没有该符号的层的杂质浓度高和低。在以下的实施例的说明和附图中，对同样的组件标记相同的符号，并将不会重复其说明。另外，为了容易观察或者容易理解，在实施例中描述的附图中，尺寸和空间比例不同于实际的尺寸和空间比例。只要不超出其范围和主旨，本发明就不限于以下的实施例。
[0053]实施例1
[0054]图1是示出根据本发明的实施例1的超结MOSFET的主要部分的截面图，其中，并列Pn层中的P型分隔区被具有杂质浓度比η型漂移区的杂质浓度低的η型区所替代。图1是示出在根据本发明的垂直超结MOSFET 50和MOSFET 51的每个中的元件的活性部的主要部分的截面图。图1的(a)和图1的(b)中示出的垂直超结MOSFET 50和51具有超结(SJ)结构，其中，漂移层是包括具有高杂质浓度的η型区(η型漂移区)4a和P型区(p型分隔区)4b的并列pn层4，η型区(η型漂移区)4a和ρ型区(ρ型分隔区)4b在与基板主表面平行的方向上交替布置。这就是说，垂直超结MOSFET 50和51具有由形成并列pn层4的η型漂移区4a和ρ型分隔区4b形成的多个pn结6，这些pn结6沿与基板的主表面垂直的方向(基板的深度方向)延伸并彼此平行。图1的(a)示出具有SJ结构的垂直超结MOSFET 50，其中，并列pn层4中的一些ρ型分隔区4b的多个区域是具有比η型漂移区4a的杂质浓度低的杂质浓度的η区4c。垂直超结MOSFET 50包括具有与η区4c具有相同杂质浓度的第一 η缓冲层3以及具有比并列pn层4的η型漂移区4a高的杂质浓度的第二n+缓冲层2，其中，第一 η缓冲层3和第二 η +缓冲层2从并列pn层4开始以该次序布置在并列pn层4与n++漏层I之间。
[0055]图1的(b)示出具有SJ结构的垂直超结MOSFET 51，其中，并列pn层4的一个ρ型分隔区4b是具有比η型漂移区4a的杂质浓度低的杂质浓度的η区4c。垂直超结MOSFET51包括第一 η缓冲层3，第一 η缓冲层3设置在并列pn层4的低表面与η ++漏层I之间并且具有与η区4c相同的杂质浓度。另外，垂直超结MOSFET 50和51均包括设置在并列pn层4的与第一 η缓冲层3相反的一侧上的一般的MO