同图案依次堆叠直至达到必要厚度。另外，可以使用沟槽填埋法以取代多阶段外延法。当通过沟槽填埋法形成并列pn层4时，首先，通过外延生长在高浓度n++漏层I上形成具有所需厚度的第二 n+缓冲层2、n型第一缓冲层3和漂移层。然后，通过各向异性刻蚀形成深度与并列pn层的厚度相对应的垂直沟槽，通过外延生长在沟槽中形成将成为η区4c的η硅层以填补沟槽。然后，使表面平坦化以使漂移层露出。然后，再次形成深度与并列pn层的厚度相对应的垂直沟槽，通过外延生长形成将成为P型分隔区4b的P型硅层。按照这种方式，形成并列pn层4。在通过以上提及的方法中的任一方法形成的并列pn层4上形成MOS栅结构、源电极12和背表面侧的漏电极13。按照这种方式，用于根据本发明的实施例1的超结MOSFET的晶片工序就基本完成。另外，根据相关技术的制造方法能够应用于并列pn层4的制造方法和后续的晶片工序。
[0068]通常，在功率二极管中，作为缩短载流子寿命的方法，已经使用如下的方法，即，利用例如添加诸如金(Au)或铂(Pt)的重金属，或照射诸如电子束或质子的带电粒子，来引入用于在带隙(band gap)中形成等级(level)的寿命扼杀剂。如此，当引入寿命扼杀剂时，在反向恢复运行期间载流子在二极管的消灭加快，并且在反向恢复期间峰值电流Irp或反向恢复时间trr减少。其结果为，在反向恢复期间能够减少损失。因为超结MOSFET也包括内置二极管，所以上述引入寿命扼杀剂以获得图4的(b)至图4的(d)中所示的载流子寿命分布的结构，在提高运行速度和减少反向恢复损失方面是有效的。
[0069]在根据本发明的超结MOSFET 50中，杂质浓度比并列pn层4的η型漂移区4a高的第二缓冲层2形成在第一缓冲层3的下方。另外，第一缓冲层3和并列pn层4的载流子寿命被调整为比第二缓冲层2的载流子寿命短。当以这种方式调整载流子寿命时，恢复波形能够逐渐上升并能够得到软恢复波形。
[0070]作为用于局部地控制寿命的方法，可以执行诸如金或铂的重金属的添加，或用诸如质子的带电粒子的照射。可以通过将重金属离子注入至接近源区7的表面并进行热处理来将重金属加入至第一缓冲层3。另外，在形成源电极12后，基板的相反侧(背表面)可以接地，并且可以形成第一缓冲层3和第二缓冲层2。然后，重金属离子或带电粒子可以被照射至第二缓冲层2的表面。另外，局部寿命控制可以与诸如电子束照射的寿命均匀化控制工序相结合。
[0071]对第二缓冲层2的杂质浓度和厚度进行调整以使第二缓冲层2用作载流子库，该载流子库即使在超结MOSFET 50处于正阻断状态时也防止耗尽层到达n++漏层I。因此，SP使在反向恢复运行期间，在漂移层中的载流子不会耗尽，反向恢复波形能够逐渐上升。
[0072]根据上述实施例1，在超结MOSFET 50和51中的分隔区4b的一部分被具有与漂移区4a相同的导电类型并且杂质浓度比漂移区4a低的区4c取代。因此，能够获得软恢复。另外，在超结MOSFET 50中，缓冲层包括两层，即第一缓冲层3和第二缓冲层2，并且引入寿命扼杀剂，以使第一缓冲层3和并列pn层4的寿命比第二缓冲层2的寿命短。因此，可以进一步改善软恢复，以减少反向恢复期间的峰值电流Irp或反向恢复时间trr，并且降低反向恢复期间的损失。
【主权项】
1.一种半导体装置，其特征在于，包括: 并列PU层，设置在第一导电型的漏层的第一主表面上并包括多个PU结、第一导电型的漂移区和第二导电型的分隔区，其中，所述多个pn结沿垂直方向延伸且彼此平行，所述第一导电型的漂移区和所述第二导电型的分隔区设置在pn结之间并交替地布置以彼此接触； MOS栅结构，设置在所述并列pn层的第一主表面侧上；以及 第一导电型的第一缓冲层，设置在所述并列pn层与所述漏层之间， 其中，所述第一缓冲层的杂质浓度比所述漂移区低， 所述并列pn层中的至少一个所述分隔区被杂质浓度比所述漂移区低的第一导电型区所替代。2.根据权利要求1所述的半导体装置，其特征在于，还包括: 第一导电型的第二缓冲层，设置在所述第一缓冲层与所述漏层之间，并具有比所述漂移区高的杂质浓度。3.根据权利要求2所述的半导体装置，其特征在于， 所述并列Pn层的载流子寿命比所述第二缓冲层短。4.根据权利要求3所述的半导体装置，其特征在于， 所述第一缓冲层的载流子寿命比所述第二缓冲层短。5.根据权利要求3或4所述的半导体装置，其特征在于， 所述第二缓冲层的寿命未被调整。6.一种制造半导体装置的方法，其特征在于，所述半导体装置包括:第一导电型的高浓度缓冲层，设置在第一导电型的漏层的第一主表面上并具有比漂移区高的杂质浓度；第一导电型的低浓度缓冲层，设置在所述高浓度缓冲层上并具有比所述漂移区低的杂质浓度；以及并列Pn层，设置在所述低浓度缓冲层上，在所述并列pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个所述分隔区被杂质浓度比所述漂移区低的第一导电型区所替代， 所述方法包括: 利用重金属的添加或用带电粒子的照射来调整所述并列Pn层的载流子寿命，以使所述并列Pn层的载流子寿命比所述高浓度缓冲层的载流子寿命短的步骤。7.—种制造半导体装置的方法，其特征在于，所述半导体装置包括:并列pn层，设置在第一导电型的漏层的第一主表面上，在所述并列pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个所述分隔区被杂质浓度比所述漂移区低的第一导电型区所替代， 所述方法包括: 在所述漏层的第一主表面上，形成杂质浓度比所述漂移区高的第一导电型的高浓度缓冲层的步骤； 在所述高浓度缓冲层上，形成杂质浓度比所述漂移区低的第一导电型的低浓度缓冲层的步骤； 在所述低浓度缓冲层上形成所述并列Pn层的步骤；以及 向所述并列Pn层添加重金属或照射带电粒子，以使所述并列pn层的载流子寿命比所述高浓度缓冲层的载流子寿命短的步骤。8.—种制造半导体装置的方法，其特征在于，所述半导体装置包括:并列pn层，设置在第一导电型的漏层的第一主表面上，在所述并列Pn层中，第一导电型的漂移区与第二导电型的分隔区交替地布置，至少一个所述分隔区被杂质浓度比所述漂移区低的第一导电型区所替代， 所述方法包括: 在半导体基板的正面侧上形成所述并列pn层的步骤； 在所述半导体基板的正面侧上的所述并列Pn层上形成元件结构的步骤； 在所述半导体基板的背面侧上形成杂质浓度比所述漂移区低的第一导电型的低浓度缓冲层的步骤； 从所述半导体基板的背面在比所述低浓度缓冲层浅的位置，形成杂质浓度比所述漂移区高的第一导电型的高浓度缓冲层的步骤；以及 向所述高浓度缓冲层添加重金属或照射带电粒子，以使所述并列Pn层的载流子寿命比所述高浓度缓冲层的载流子寿命短的步骤。
【专利摘要】一种超结MOSFET，包括：并列pn层(4)，包括多个pn结(6)并且其中设置在pn结(6)之间的n型漂移区(4a)和p型分隔区(4b)交替地布置以彼此接触；MOS栅结构，设置于并列pn层(4)的表面上；以及n型缓冲层，与相对置的主表面接触。缓冲层的杂质浓度等于或小于n型漂移区(4a)的杂质浓度。并列pn层(4)中的至少一个p型分隔区(4b)被杂质浓度比n型漂移区(4a)低的n-区(4c)所替代。根据该结构，能够提供一种在反向恢复运行期间防止硬恢复波形中的急剧上升的超结MOSFET以及其制造方法。另外，能够提供一种能够降低反向恢复电流(Irp)和反向恢复时间(trr)，并且能够实现高速开关和低反向恢复损失的超结MOSFET及其制造方法。
【IPC分类】H01L21/322, H01L29/78, H01L21/329, H01L29/868, H01L29/861, H01L29/06, H01L21/336
【公开号】CN105122458
【申请号】CN201480021121
【发明人】田村隆博, 大西泰彦
【申请人】富士电机株式会社
【公开日】2015年12月2日
【申请日】2014年7月11日
【公告号】WO2015040938A1