半导体装置及其制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其是一种半导体装置及其制造方法。
【背景技术】
[0002]随着硅器件的尺寸缩小到原子级别，器件性能的进一步提升以及功耗的进一步降低已经变得困难。II1-V族化合物半导体材料的沟道可以提供更高的载流子速度和更大的驱动电流，因此，与硅器件相比，将更高性能的材料(例如，II1-V族化合物半导体材料)与硅集成可以进一步提升器件的性能。英特尔等研究人员已经在致力于将诸如铟镓砷(InGaAs)的II1-V族材料与传统的硅衬底进行组合的研究，但存在材料之间的原子晶格失配的问题。
【发明内容】
[0003]根据本公开的一个方面，提供一种半导体装置的制造方法，包括:
[0004]提供衬底；在所述衬底上形成缓冲层；对所述缓冲层进行图案化，以形成鳍片结构，所述鳍片结构包括在所述衬底上的缓冲层以及在所述缓冲层上的鳍片，所述鳍片结构作为调节栅电极；在所述鳍片的上表面、侧面以及所述缓冲层的表面上形成牺牲层；在所述牺牲层的表面上形成半导体材料层；在所述半导体材料层上形成控制栅电极结构，所述控制栅电极结构包括在所述半导体材料层表面上的控制栅电介质层、以及在所述控制栅电介质层上的控制栅电极；以及去除所述牺牲层，并在所述鳍片结构与所述半导体材料层之间形成氧化层，所述氧化层作为调节栅电介质层。
[0005]在一个实施例中，所述方法还包括:在形成控制栅电极结构后，进行平坦化以露出所述鳍片的上表面。
[0006]在一个实施例中，所述去除所述牺牲层，并在所述鳍片结构与所述半导体材料层之间形成氧化层包括:去除所述鳍片侧面上的牺牲层；对被去除牺牲层后的所述鳍片的上表面和侧面进行氧化，形成鳍片氧化层；去除所述缓冲层表面上的牺牲层；以及对去除牺牲层后的所述缓冲层的表面进行氧化，从而在所述鳍片结构与所述半导体材料层之间形成氧化层。
[0007]在一个实施例中，在去除所述缓冲层表面上的牺牲层之前还包括:形成图案化的硬掩模，所述硬掩模覆盖鳍片氧化层的上表面、半导体材料层的上表面、控制栅电介质层的上表面、以及控制栅电极的部分上表面；以所述图案化的硬掩模为掩模，以缓冲层上的牺牲层为蚀刻停止层向下刻蚀控制栅电极、控制栅电介质层、以及半导体材料层。
[0008]在一个实施例中，所述去除所述牺牲层，并在所述鳍片结构与所述半导体材料层之间形成氧化层包括:去除所述缓冲层表面上的牺牲层；对被去除牺牲层后的所述缓冲层的表面进行氧化；去除所述鳍片侧面上的牺牲层；以及对去除牺牲层后的所述鳍片的上表面和侧面进行氧化，从而在所述鳍片结构与所述半导体材料层之间形成氧化层。
[0009]在一个实施例中，在去除所述缓冲层表面上的牺牲层之前还包括:形成图案化的硬掩模，所述硬掩模覆盖鳍片的上表面、牺牲层的上表面、半导体材料层的上表面、控制栅电介质层的上表面、以及控制栅电极的部分上表面；以所述图案化的硬掩模为掩模，以缓冲层上的牺牲层为蚀刻停止层向下刻蚀控制栅电极、控制栅电介质层、以及半导体材料层。
[0010]在一个实施例中，所述方法还包括:对所述控制栅电极进行栅极收缩工艺，以限定源区/漏区。
[0011]在一个实施例中，所述形成鳍片结构的步骤包括:在所述缓冲层上形成图案化的抗蚀剂；以所述图案化的抗蚀剂为掩模对所述缓冲层进行刻蚀，以形成所述鳍片结构。
[0012]在一个实施例中，所述半导体材料层的厚度为l-10nm和/或所述控制栅电介质层的厚度为l_5nm。
[0013]在一个实施例中，所述牺牲层的形成和/或所述半导体材料层的形成包括选择性外延生长。
[0014]在一个实施例中，所述缓冲层的材料包括SiGe ;所述牺牲层的材料包括AlAs ;所述半导体材料层的材料包括下列之一:InGaAs、InAs、InSb或Ge。
[0015]在一个实施例中，所述控制栅电介质层的材料包括高K电介质材料；所述控制栅电极的材料包括金属。
[0016]在一个实施例中，所述鳍片的高度为10-200nm和/或所述鳍片的宽度为10_50nm。
[0017]在一个实施例中，所述鳍片的形状包括圆柱形、椭圆柱形、长方体。
[0018]根据本公开的另一方面，提供一种半导体装置，包括:
[0019]衬底；在所述衬底上的鳍片结构，所述鳍片结构包括在所述衬底上的缓冲层以及在所述缓冲层上的鳍片，所述鳍片结构作为调节栅电极；在所述鳍片的上表面、侧面以及所述缓冲层表面上的调节栅电介质层；在所述鳍片侧面上的调节栅电介质层的表面以及所述缓冲层表面上的调节栅电介质层的部分表面上的半导体材料层；以及在所述半导体材料层上的控制栅电极结构，所述控制栅电极结构包括在所述半导体材料层上的控制栅电介质层、以及位于所述控制栅电介质层外侧的控制栅电极；其中，所述半导体材料层在衬底表面方向上与控制栅电极对应的部分为沟道区，以沟道区为界限的其余两部分半导体材料层分别为源区和漏区。
[0020]在一个实施例中，所述半导体材料层的厚度为l-10nm和/或所述控制栅电介质层的厚度为l_5nm。
[0021]在一个实施例中，所述鳍片的高度为10-200nm和/或所述鳍片的宽度为10_50nm。
[0022]在一个实施例中，所述缓冲层的材料包括SiGe ;所述半导体材料层的材料包括下列之一:InGaAs、InAs、InSb 或 Ge。
[0023]在一个实施例中，所述控制栅电介质层的材料包括高K电介质材料；所述控制栅电极的材料包括金属。
[0024]在一个实施例中，所述鳍片的形状包括圆柱形、椭圆柱形、长方体。
[0025]因此，根据本公开的一个实施例，提供了一种半导体装置的制造方法，以解决材料之间原子晶格失配的问题。根据本公开的另一个实施例，提供了一种具有垂直结构的无结纳米线器件的装置及其制造工艺，以进一步提升器件性能并降低功耗。
[0026]根据本公开的不同实施例，还可以实现至少下列效果中一项或多项:提高器件性能，提高了器件可靠性，使得工艺流程相对简单，和/或降低了成本。
[0027]通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。
【附图说明】
[0028]附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中:
[0029]图1示出了根据本公开一个实施例的半导体装置的制造方法的简化流程图；
[0030]图2示出了根据本公开一个实施例的衬底的示意截面图；
[0031]图3示出了根据本公开一个实施例的在衬底上形成缓冲层的示意截面图；
[0032]图4示出了根据本公开一个实施例的形成鳍片结构的示意截面图；
[0033]图5示出了根据本公开一个实施例的在鳍片结构上形成牺牲层和半导体材料层的示意截面图；
[0034]图6示出了根据本公开一个实施例的在半导体材料层上形成控制栅电极结构的示意截面图；
[0035]图7A和图7B分别示出了在鳍片结构与半导体材料层之间形成氧化层后沿着沟道方向和垂直沟道方向的示意截面图；
[0036]图8-13是示出根据本公开一些实施例的形成图7A所示结构的部分工艺过程的示意截面图；
[0037]图14-18是示出根据本公开另一些实施例