的形成图7A所示结构的部分工艺过程的示意截面图；
[0038]图19是根据本公开另一实施例的形成半导体装置的方法的示意流程图；
[0039]图20是根据本公开又一实施例的形成半导体装置的方法的示意流程图；
[0040]图21示出了根据本公开一个实施例的栅极收缩后的半导体装置的示意截面图。
【具体实施方式】
[0041]现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
[0042]此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制。
[0043]以下对示例性实施例的描述仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
[0044]对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
[0045]应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图的说明中将不需要对其进行进一步讨论。
[0046]图1为根据本公开一个实施例的半导体装置的制造方法的简化流程图。如图1所示，在步骤101，提供衬底。图2示出了根据本公开一个实施例的衬底的示意截面图。在一个实施例中，衬底200可以是硅衬底、绝缘体上硅(SOI)衬底等。然而，本公开并不限于此，衬底200还可以是其它适合的半导体衬底。可选地，衬底200为图案化的衬底，即，在衬底的表面形成有沟槽，例如sigma(2)形沟槽，该沟槽的形成有利于增强之后在衬底上形成的其它半导体材料与衬底之间的结合力。
[0047]接下来，在步骤103，在衬底上形成缓冲层300，如图3所示。在一些实施例中，可以通过外延生长的方式，例如金属有机化学气相沉积(M0CVD)、分子束外延(MBE)等在衬底200上生长缓冲层300。在一个实施例中，缓冲层的材料可以是SiGe。示例性地，缓冲层的厚度可以为10-500nm。
[0048]之后，在步骤105，对缓冲层进行图案化，例如通过光刻和干刻蚀，以形成鳍片结构，如图4所示。所形成的鳍片结构400包括在衬底200上的缓冲层410以及在缓冲层410上的鳍片420。这里，鳍片420的形状可以为圆柱形、椭圆柱形、长方体。进一步地，鳍片420的形状还可以为正方体。示例性地，所形成的鳍片420的高度可以为10-200nm和/或鳍片420的宽度可以为10-50nm。应理解，上述鳍片的形状仅仅是示例性地，并不用于限制本公开的范围。
[0049]在一种具体实现方式中，鳍片结构400可以通过以下步骤来形成:在缓冲层300上形成图案化的抗蚀剂，例如光致抗蚀剂；以该图案化的抗蚀剂为掩模对缓冲层300进行刻蚀，以形成鳍片结构400。注意，这里的鳍片结构400中的缓冲层410和鳍片420均是由缓冲层300形成而来。在一个实施例中，该鳍片结构可以作为调节栅电极。通过在调节栅电极上施加电压可以调整器件的阈值电压。
[0050]接着，在步骤107，在鳍片的上表面、侧面以及缓冲层的表面上形成牺牲层，如图5所示。例如，可以在鳍片结构400，即缓冲层410的表面和鳍片420的表面(包括上表面和侧面)上选择性外延生长牺牲层500。在一些实施例中，牺牲层500的材料可以是砷化铝(AlAs)。
[0051]然后，在步骤109，在牺牲层的表面上形成半导体材料层，如图5所示。例如，可以在牺牲层500上选择性外延生长半导体材料层501。半导体材料层501可以分为上部、中部和下部，其中，中部(与之后形成的控制栅电极在衬底表面方向上对应的部分)可以作为器件的沟道区，以沟道为界限的其余半导体材料层，即上部和下部分别作为器件的源区和漏区。在一些实施例中，半导体材料层501的厚度范围为l-10nm，例如2nm、5nm、8nm。在一些实施例中，半导体材料层的材料可以包括下列之一:铟镓砷(InGaAs)、砷化铟(InAs)、锑化铟(InSb)、或者锗(Ge)。应明白，可以根据器件的类型来选择合适的材料作为牺牲层和半导体材料层。例如，在N型场效应晶体管(NFET)中，可以选择AlAs作为牺牲层，选择InGaAs、InAs或者InSb作为半导体材料层；而在P型场效应晶体管(PFET)中，可以选择AlAs作为牺牲层，选择Ge作为半导体材料层。
[0052]此外，外延形成半导体材料层501时可以进行原位掺杂，例如，在半导体材料层501中引入η型或ρ型杂质，以对半导体材料层501进行η+或ρ+掺杂。优选地，选择InGaAs作为半导体材料层时，对半导体材料层进行n+掺杂；选择Ge作为半导体材料层时，对半导体材料层进行P+掺杂。整个半导体材料层的掺杂类型统一，即均为η型或ρ型掺杂，因此，所形成的器件中沟道区与源区和漏区的掺杂类型一致，从而可以形成无结器件。
[0053]然后，在步骤111，在半导体材料层上形成控制栅电极结构，如图6所示，该控制栅电极结构600包括在半导体材料层501表面上的控制栅电介质层610、以及在控制栅电介质层610上的控制栅电极620。在一些实施例中，控制栅电极620可以是多晶硅伪栅，其在之后的步骤中会被金属栅极替代。在另一些实施例中，控制栅电极620的材料可以包括金属或者金属合金，例如铝、钛等。在其它的一些实施例中，控制栅电介质层610的材料可以是氧化硅或高K电介质材料(例如铪的氧化物、锆的氧化物等)。作为一个非限制性示例，控制栅电介质层610的厚度范围为l_5nm,例如为3nm。本领域技术人员将理解，可以选择相匹配的高K电介质材料和金属栅极材料来形成图6所示的控制栅电极结构，这里不再赘述。
[0054]然后，在步骤113，去除牺牲层，并在鳍片结构与半导体材料层之间形成氧化层。图7A和图7B分别示出了在鳍片结构与半导体材料层之间形成氧化层后沿着沟道方向和垂直沟道方向的示意截面图。示例性地，首先，可以利用稀释的氢氟酸(DHF)将鳍片结构400与半导体材料层501之间的牺牲层500去除；然后，对鳍片结构进行高温氧化，从而在鳍片结构400与半导体材料层501之间形成氧化层700，该氧化层700作为调节栅电介质层。这里，虽然图7B示出的鳍片为圆柱形，控制栅电极、控制栅电介质层、半导体材料层、调节栅电介质层均为圆环形，但是本公开并不限于此。例如，当鳍片为长方体时，相应地，控制栅电极、控制栅电介质层、半导体材料层、调节栅电介质层可以为矩形环。
[0055]另外，本领域技术人员可以选择不同的方式实现上述去除牺牲层，并在鳍片结构与半导体材料层之间形成氧化层的步骤。以下将详细说明。
[0056]图8-13是示出根据本公开一些实施例的形成图7A所示结构的部分工艺过程的示意截面图。
[0057]如图8所示，在形成控制栅电极结构后，进行平坦化，例如化学机械抛光(CMP)，以露出鳍片420的上表面。
[0058]如图9所示，去除鳍片420侧面上的牺牲层。示例性地，可以利用DHF去除鳍片420侧面上的牺牲层。将理解，在去除鳍片420侧面上的牺牲层时，可以根据刻蚀速率以及鳍片420的高度来控制刻蚀时间。在一些实施例中，如图9所示，去除鳍片420侧面上的牺牲层时，缓冲层410表面上的部分牺牲层也被去除。在另一些实施例中，也可以只去除鳍片420侧面上的牺牲层。