定数量以上或以下。
[0051]另外，在以下的实施方式中，其构成要素(也包括要素步骤等)除了特别明示的情况及理论上认为明确地必须的情况等，未必是必须的。
[0052]同样地，在以下的实施方式中，在言及构成要素的形状、位置关系等时，除了特别明示的情况及认为理论上明显不是的情况等，实质上包括与其形状等近似或类似的情况等。这种情况对于上述数值及范围也相同。
[0053]另外，在用于说明实施方式的全图中，原则上对相同的部件标注相同的符号，省略其重复的说明。另外，为了使附图容易明白，即使是俯视图，也存在标注阴影的情况。
[0054]另外，在本说明书中，所谓宽禁带宽度半导体材料，为具有比硅的禁带宽度(1.12eV)大的禁带宽度的半导体材料，例如，包括碳化硅(2.20?3.02eV)、氮化镓(3.39eV)、金刚石(5.47eV)等。所谓宽禁带宽度半导体装置，为以这种宽禁带宽度半导体材料为基板的半导体装置。
[0055](实施方式一)
[0056]〈SiC 功率 MOSFET 的结构〉
[0057]使用图1说明构成本实施方式一的宽禁带宽度半导体装置的η信道型的SiC功率MOSFET的构造。
[0058]图1是本实施方式一的SiC功率MOSFET的主要部分剖视图。如图1所示，在由η+型SiC构成的基板IS的表面(第一主面)上形成由杂质浓度比由η+型SiC构成的基板IS低的碳化硅(SiC)构成的η—型漂移层DRT，其中，该η+型SiC由碳化硅(SiC)构成。该η—型漂移层DRT的厚度例如是5μπι?20μπι左右。
[0059]在η—型漂移层DRT内形成距η—型漂移层DRT的表面具有规定的深度的P型焊接区域(躯干区域)WL。另外，在P型焊接区域WL内形成距η—型漂移层DRT的表面具有规定的深度且与P型焊接区域WL的端部离开的η+型源区域SR。
[0060]P型焊接区域WL距漂移层DRT的表面的深度例如是0.5μπι?2.Ομπι左右。另外，η+型源区域SR距漂移层DRT的表面的深度例如是0.Ιμπι?0.4μπι左右。
[0061]另外，形成有距η—型漂移层DRT的表面具有规定的深度，且在P型焊接区域WL内固定P型焊接区域WL的电位的ρ++型电位固定层EPF J++型电位固定层EPF距漂移层DRT的表面的深度例如是0.05μπι?0.2μπι左右。
[0062]另外，以距基板IS的背面(第二主面)具有规定的深度的方式形成η+型漏极区域DR0
[0063]另外，“-”及是表示导电型为η型或P型的相对杂质浓度的符号，例如，按照“η—”、“η”、“η+”、“η++”的顺序，表示η型杂质的杂质浓度变高。
[0064]η+型SiC基板IS的杂质浓度的优选范围例如是I X 1018cm—3?I X 1021cm—3，η—型漂移层DRT的杂质浓度的优选范围例如是I X 114Cnf3?I X 1017cm—3。另外，ρ++型电位固定层EPF的杂质浓度的优选范围例如是I X 119Cnf3?I X 121Cnf3，p型焊接区域WL的杂质浓度的优选范围例如是I X 116Cnf3?I X 1019cm—3。另外，n+型源区域SR的杂质浓度的优选范围例如是IX 1017cm—3?I X 1021cm—3。
[0065]在从源区域SR通过焊接区域WL与漂移层DRT连接的区域的基板IS的表面形成栅绝缘膜GOX，以与该栅绝缘膜GOX接触的方式形成多结晶硅膜(多晶硅膜)PFI。并且，在多结晶硅膜PFI上还形成多结晶硅膜PF2，利用多结晶硅膜PFI和多结晶硅膜PF2形成栅电极GE。这些栅绝缘膜GOX及栅电极GE例如被由氧化硅膜构成的层间绝缘膜IL覆盖。
[0066]多结晶硅膜PFl及多结晶硅膜PF2的导电型例如是n+型。另外，多结晶硅膜PFl的膜厚的优选范围例如是200nm以下。
[0067]另外，在形成于层间绝缘膜IL的开口部OP的底面，n+型源区域SR的一部分及p++型电位固定层EPF露出，在这些表面形成金属硅化物层SL1。并且，n+型源区域SR的一部分及p++型电位固定层EPF通过金属硅化物层SLl与源电极SE电连接。另外，η+型漏极区域DR通过金属硅化物层SL2与漏电极DE电连接。
[0068]在此，对栅电极GE从外部施加栅电位，对源电极SE从外部施加源电位，对漏电极DE从外部施加漏电位。
[0069]〈本发明人发现的新见解〉
[0070]接着，关于SiC功率MOSFET，说明本发明人发现的新的见解。
[0071]在SiC功率MOSFET中，通过控制施加在栅电极GE上的电压，得到控制在源电极SE和漏电极DE之间流动的电流的开关动作。即，通过对栅电极GE施加临界值电压以上的接通电压，P型焊接区域WL的表面反转，实际效果上产生η型层(也称为反转层)。在该情况下，产生通过形成于P型焊接区域WL的表面的反转层(实际效果为η型层)和η—型漂移层DRT，从源电极SE向形成于由η+型SiC构成的基板IS的背面的漏电极DE泄漏的电流路径。
[0072]另一方面，在对栅电极GE施加比临界值电压小的电压的栅断开时，由于P型焊接区±I^WL不反转，因此，电流不在源电极SE和漏电极DE之间流动。
[0073]另外，以在SiC功率MOSFET的断开动作时，逆向电场施加在P型焊接区域WL和η一型漂移层DRT之间的ρη接合部的方式设计。此时，通过适当地设定η—型漂移层DRT的杂质浓度，充分确保P型焊接区域WL和η—型漂移层DRT之间的ρη接合部的空乏层的宽度，能够在栅断开时确保较高的逆向偏压施加在漏电极DE上时的耐压。在此的耐压能够为，构成基板IS及漂移层DRT的半导体材料的禁带宽度越宽，耐压越高。因此，期望功率装置用途的半导体装置应用以碳化硅为代表的宽禁带宽度半导体材料。
[0074]顺便地，在SiC功率MOSFET中，与硅(Si)的场合相比，更多地产生在栅绝缘膜GOX的绝缘破坏不良、所谓的“脱落损坏”。作为其原因，经常指出由碳化硅构成的基板IS与由硅构成的基板相比，缺陷多。
[0075]关于这一点，本发明人着眼于与缺陷数不同的观点。即，本发明人着眼于热膨胀系数等物理常数在碳化硅和硅中不同。支持该后者的模式是图2所示的关系。本发明人根据图2所示的评价结果发现，根据栅电极的制造方法，即使在SiC功率MOSFET中，也能将“脱落损坏”减少至与使用由硅构成的基板的情况相近的水平。
[0076]下面，详细地叙述图2的评价结果。在图2的评价中，使用只将MOSFET中的栅电极和栅绝缘膜的构造模式化的M0S(Metal Oxide Semiconductor)元件、即在图3所示的半导体基板上层叠栅绝缘膜、由多结晶硅膜构成的栅电极而成的评价用元件。
[0077]另外，作为“脱落损坏”的定义，在多个MOS元件中，分别进行图4所示的耐压试验、即调整在使栅电极和基板之间的电压从较低侧连续地上升时在MOS元件上产生绝缘破坏的电压的试验，将在比称为真性耐压(真性破坏)的原本的耐压低的电压下被绝缘破坏的情况视为“脱落损坏”。在“脱落损坏密度”的计算中，利用被评价MOS元件总计的栅绝缘膜的面积、即栅绝缘膜和基板的总对置面积除以产生“脱落损坏”的MOS元件的数量，求出每单位面积的值。相对于在碳化硅基板(S i C基板)及硅基板(S i基板)上制成的多结晶硅膜的膜厚不同的MOS元件分别进行这种“脱落损坏密度”的评价后的评价结果如图2所示。
[0078]另外，在图2的实验中适用的栅绝缘膜使用通过对基板进行热氧化而形成的氧化娃膜。另外，栅电极由多结晶娃膜形成，该多结晶娃膜通过在利用CVD法(Chemi caI VaporDeposit1n)对掺杂了 P(磷)的非结晶硅进行成膜后，实施结晶化退火而形成。形成这些氧化硅膜、多结晶硅膜的工序任一个都普遍在SiC功率MOSFET及Si功率MOSFET中适用。
[0079]基于图2所示的实验结果可以看出，当在碳化硅基板上形成MOS元件时，当栅电极的多结晶硅膜的膜厚比200nm大时，“脱落损坏密度”急剧地增加。另一方面，当在硅基板上形成MOS元件时，未发现基于多结晶硅膜的膜厚的“脱落损坏密度”的急剧增加。因此，可以看出，在碳化硅基板上的MOS元件中发现的、在多结晶硅膜的膜厚比200nm大的样式中的“脱落损坏密度”的激增是当在碳化硅基板上形成MOS元件时特有的现象。
[0080]作为图2所示的实验结果的原因，被怀疑的是碳化硅和硅的热膨胀率不同。即认为，在碳化硅基板上形成将多结晶硅膜作为栅电极的MOS元件时、或者在形成MOS元件后给予结晶化退火或硅化物退火等热负荷时，在被碳化硅基板和多结晶硅膜夹住的栅绝缘膜即氧化硅膜上产生由两者的热膨胀率不同引起的应力，根据情况，产生成为“脱落损坏”的原因的脆弱部位。另外还认为，由于这种碳化硅和硅的热膨胀率不同，就在栅绝缘膜上产生的应力而言，形成于栅绝缘膜上的多结晶硅膜的膜厚越大，应力越增加。由这种硅和碳化硅的热膨胀率的不同引起的栅绝缘膜中的应力的特性能够说明图2的实验结果。即，在碳化硅基板上的MOS元件的情况下，在栅绝缘膜上产生的应力在栅绝缘膜上的多结晶硅膜的膜厚直到200nm左右，栅绝缘膜的膜质几乎没有变化，但当比200nm大时，会使栅绝缘膜的膜质变化，能够解释为具有增大“脱落损坏密度”的倾向。
[0081]另一方面，在硅基板上的MOS元件的情况下，在被夹持在热膨胀率大致相等的多结晶硅膜和硅基板的栅绝缘膜即氧化硅膜上未产生较大的应力，作为其结果，未观察到形成于碳化硅基板上的MOS元件的情况下的那样的、伴随多结晶硅膜的膜厚增大的“脱落损坏密度”的激增。
[0082]基于以上的考察，如果为了在SiC功率MOSFET中将“脱落损坏密度”减少为与Si功率MOSFET相同，可以说，使构成栅电极的多结晶硅膜的膜厚比200nm薄是有效的。另外，基于图2所示的实验结果，期望使构成栅电极的多结晶硅膜的膜厚为50nm以上且10nm以下。顺便地，栅电极的多结晶硅膜的薄膜化会增大薄片电阻，使SiC功率MOSFET的应答速度等性能劣化，因此，存在改进的余地。因此，在本实施方式一中，在相对于改进的余地的方面下功夫。下面，对下了该工夫的本实施方式一的特征进行说明。
[0083]〈实施方式一的特征〉
[0084]本实施方式一的特征在于栅电极GE的构造。即，如图1所示，在本实施方式一的SiC功率MOSFET中，栅电极GE由与栅绝缘膜GOX接触地形成且厚度为200nm以下的多结晶硅膜PFl和与该多结晶硅膜PFl接触地形成且任意的厚度的多结晶硅膜PF2构成。多结晶硅膜PF