如图22所示，在由碳化硅构成的η+型基板IS的表面及背面中，栅电极GE的结构以外与图1所示的上述实施方式一中的SiC功率MOSFET的结构相同。
[0151]栅电极GE由多结晶硅膜PFl、金属硅化物层SL3及金属膜MF构成。图22所示的多结晶硅膜PFl与在上述实施方式一中所述的多结晶硅膜PFl相同，是由200nm以下的膜厚形成的膜，本实施方式四的多结晶硅膜PFl的效果与上述实施方式一的情况相同。即，通过与栅绝缘膜GOX接触地形成200nm以下的膜厚的多结晶硅膜PFl，如图2所示，能够将“脱落损坏密度”抑制为与Si功率MOSFET近似的水平。但是，当只由多结晶硅膜PFl构成栅电极GE时，其膜厚只能到200nm，具有上限，S卩，在栅电极GE的薄片电阻上具有下限，因此，存在无法将栅电极电阻减小至装置动作的观点所要求的水平。因此，在上述实施方式一中，还在多结晶硅膜PFl上形成用于减小栅电极电阻的多结晶硅膜PF2。相对于此，在本实施方式四中，代替该多结晶硅膜PF2，通过在多结晶硅膜PFl上形成金属硅化物层SL3与金属膜MF，实现期望的栅电极电阻。
[0152]〈SiC功率MOSFET的制造方法〉
[0153]本实施方式四的SiC功率MOSFET如上述那样构成，下面，参照【附图说明】其制造方法。
[0154]首先，直到图23的工序与在上述实施方式一中使用图5?图9说明的内容相同。即，在直到图23的工序中，如图9所示，200nm以下的膜厚的多结晶硅膜PFl沿基板(晶圆HS的表面整个面成膜。
[0155]接着，如图23所示，在多结晶硅膜PFl的表面上，例如利用喷镀法，堆积例如由镍膜构成的第六金属膜。该第六金属膜的厚度例如是0.05μπι左右。接着，通过实施500?900°C的热处理，在多结晶硅膜PFl上的整个面使第四金属膜与多结晶硅膜PFl反应，形成金属硅化物层SL3。另外，例如利用喷镀法，通过堆积由铝膜构成的第七金属膜形成金属膜MF。该金属膜MF的厚度例如是0.05μπι?0.2μπι左右。
[0156]并且，如图24所示，在金属膜MF上形成抗蚀图形RP4。之后，将抗蚀图形PR4作为掩膜，通过利用干蚀刻法加工多结晶硅膜PF1、金属硅化物层SL3及金属膜MF，形成由多结晶硅膜PF1、金属硅化物层SL3和金属膜MF的层叠膜构成的栅电极GE。
[0157]以后的工序是与上述实施方式一中的形成层间绝缘膜IL、开口部0Ρ、金属硅化物层SL1、源电极SE、金属硅化物层SL2、漏电极DE的工序相同的工序，即使在本实施方式二中也形成这些构成要素。之后，在栅电极GE、源电极SE及漏电极DE上分别电连接外部配线。
[0158]这样根据本实施方式四，在使用了碳化硅的SiC功率MOSFET中，使栅电极GE为两层，即，作为损害抑制层形成200nm以下的膜厚的多结晶硅膜PF1，并且，作为电阻减小层，在多结晶硅膜PFl的上面通过硅化物反应形成金属硅化物层SL3与金属膜MF。由此，即使在本实施方式四的SiC功率MOSFET中，也能将“脱落损坏密度”抑制为与Si功率MOSFET—致，实现装置动作的观点所要求的栅电极电阻。
[0159]以上，根据实施方式具体地说明了本发明人进行的发明，但本发明未限定于上述实施方式，能在不脱离其主旨的范围内进行多种改变。
[0160]例如，在上述实施方式中，对作为损害抑制层使用多结晶硅膜的例子进行说明，但上述实施方式的技术思想未限定于此。即，上述实施方式的技术思想能广泛地应用于由热膨胀率不同的材料构成在栅绝缘膜GOX上直接接触的损害抑制层和在栅绝缘膜GOX下直接接触的基板材料。即，在上述损害抑制层与基板材料具有不同的热膨胀率的情况下，在缓和应力施加在被基板材料和损害抑制层之间夹住的栅绝缘膜GOX这点上具有上述实施方式的技术思想的本质，如果考虑该本质，则上述实施方式的技术思想没有被限定于由多结晶硅膜构成损害抑制层的场合的理由。
[0161]另外，例如SiC功率MOSFET的各构成要素的材质、导电型及制造条件等未限定于上述实施方式的记载，分别能进行多种变形。在本说明书中，为了说明的方便，固定半导体基板及半导体膜的导电型进行说明，但未限定于上述实施方式记载的导电型。
[0162]另外，例如，上述MOSFET是其栅绝缘膜由氧化硅膜构成的结构的场效应晶体管，但在本说明书中意图的MOSFET并未限定于此，并不排除栅绝缘膜由氧化硅膜以外的绝缘膜构成的构造的场效应晶体管(MISFET(MetalInsulator Semiconductor Field EffectTransistor))。
[0163]符号说明
[0? Μ] IS 一基板，DE—漏电极，DR—漏极区域，DRT—漂移层，EPF—电位固定层，GE 一棚.电极，GOX—栅绝缘膜，IL 一层间绝缘膜，MF—金属膜，OP—开口部，PFI—多结晶硅膜，PF2—多结晶硅膜，RPI 一抗蚀图形，RP2—抗蚀图形，RP3—抗蚀图形，RP4—抗蚀图形，RP5—抗蚀图形，SE—源电极，SLl—金属硅化物层，SL2—金属硅化物层，SL3—金属硅化物层，SR—源区域，WL—焊接区域。
【主权项】
1.一种半导体装置，其特征在于， 具备: (a)具有第一主面及与上述第一主面相反面的第二主面，由禁带宽度比硅大的半导体材料构成的第一导电型的基板； (b)形成于上述基板的上述第一主面上的上述第一导电型的漂移层； (C)距上述漂移层的表面具有第一深度，在上述漂移层内导入有与上述第一导电型不同的第二导电型的第一杂质的上述第二导电型的焊接区域； (d)距上述漂移层的表面具有第二深度，在上述焊接区域的端部离开地配置于上述焊接区域内，导入有上述第一导电型的第二杂质的上述第一导电型的源区域； (e)至少与上述漂移层和上述源区域之间的上述焊接区域接触的栅绝缘膜； (f)与上述栅绝缘膜接触的栅电极；以及 (g)形成于上述基板的上述第二主面侧的上述第一导电型的漏极区域， 上述栅电极包括: (Π)损害抑制层，其与上述栅绝缘膜接触，抑制对上述栅绝缘膜的损害；以及(f2)电阻减小层，其形成于上述损害抑制层上，与未设置该电阻减小层的情况相比，有助于减小栅电极电阻， 上述损害抑制层由与构成上述漂移层及上述焊接区域的第一材料不同的第二材料构成。2.根据权利要求1所述的半导体装置，其特征在于， 上述第一材料和上述第二材料的热膨胀率不同。3.根据权利要求2所述的半导体装置，其特征在于， 上述损害抑制层的厚度是200nm以下。4.根据权利要求3所述的半导体装置，其特征在于， 构成上述基板、上述漂移层及上述焊接区域的上述第一材料是碳化硅。5.根据权利要求4所述的半导体装置，其特征在于， 构成上述损害抑制层的上述第二材料是多结晶硅。6.根据权利要求5所述的半导体装置，其特征在于， 上述电阻减小层由多结晶硅膜形成。7.根据权利要求5所述的半导体装置，其特征在于， 上述电阻减小层由金属硅化物膜或金属膜形成。8.根据权利要求5所述的半导体装置，其特征在于， 上述电阻减小层由金属硅化物膜和形成在上述金属硅化物膜上的金属膜的层叠膜形成。9.根据权利要求1所述的半导体装置，其特征在于， 上述第一导电型是η型，上述第二导电型是P型。10.一种半导体装置的制造方法，其特征在于， 具备下述工序: (a)准备由禁带宽度比硅大的半导体材料构成的第一导电型的基板的工序； (b)在上述基板的第一主面上形成上述第一导电型的漂移层的工序； (C)在上述基板的与上述第一主面相反侧的第二主面上形成上述第一导电型的漏极区域的工序； (d)通过在上述漂移层导入与上述第一导电型不同的第二导电型的第一杂质，在上述漂移层内形成距上述漂移层的表面具有第一深度的上述第二导电型的焊接区域的工序； (e)上述(d)工序后，通过在上述焊接区域内导入上述第一导电型的第二杂质，形成距上述漂移层的表面具有第二深度，并与上述焊接区域的端部离开的上述第一导电型的源区域的工序； (f)上述(e)工序后，形成至少包括与上述漂移层和上述源区域之间的上述焊接区域接触的部分的栅绝缘膜的工序； (g)上述(f)工序后，形成与上述栅绝缘膜接触的栅电极的工序， 上述(g)工序包括: (gl)形成损害抑制层的工序，该损害抑制层与上述栅绝缘膜接触，且抑制对上述栅绝缘膜的损害；以及 (g2)形成电阻减小层的工序，该电阻减小层形成在上述损害抑制层上，与未设置该电阻减小层的情况相比，有助于减小栅电极电阻， 上述损害抑制层由与构成上述漂移层及上述焊接区域的第一材料不同的第二材料构成。11.根据权利要求10所述的半导体装置的制造方法，其特征在于， 上述第一材料和上述第二材料的热膨胀率不同。12.根据权利要求11所述的半导体装置的制造方法，其特征在于， 在上述(gl)工序中形成的上述损害抑制层的厚度是200nm以下。13.根据权利要求10所述的半导体装置的制造方法，其特征在于， 构成上述基板、上述漂移层及上述焊接区域的上述第一材料是碳化硅， 上述(gl)工序由多结晶硅膜形成上述损害抑制层， 上述(g2)工序由多结晶硅膜形成上述电阻减小层。14.根据权利要求10所述的半导体装置的制造方法，其特征在于， 构成上述基板、上述漂移层及上述焊接区域的上述第一材料是碳化硅， 上述(gl)工序由多结晶硅膜形成上述损害抑制层， 上述(g2)工序由金属硅化物膜或金属膜形成上述电阻减小层。15.根据权利要求10所述的半导体装置的制造方法，其特征在于， 构成上述基板、上述漂移层及上述焊接区域的上述第一材料是碳化硅， 上述(gl)工序由多结晶硅膜形成上述损害抑制层， 上述(g2)工序由金属娃化物膜和上述金属娃化物膜上的金属膜形成上述电阻减小层。
【专利摘要】本发明提供一种在例如以SiC功率MOSFET为代表的使用禁带宽度比硅大的半导体材料的半导体装置中，确保与Si功率MOSFET近似的栅绝缘膜的可靠性的技术。为了实现该目的，在SiC功率MOSFET中，栅电极(GE)由与栅绝缘膜(GOX)接触地形成且厚度为200nm以下的多结晶硅膜(PF1)和与该多结晶硅膜(PF1)接触地形成且任意厚度的多结晶硅膜(PF2)构成。
【IPC分类】H01L21/336, H01L29/78, H01L29/12
【公开号】CN105453239
【申请号】CN201380078189
【发明人】毛利友纪, 峰利之, 三木浩史, 松村三江子, 滨村浩孝
【申请人】株式会社日立制作所
【公开日】2016年3月30日
【申请日】2013年7月16日
【公告号】EP3024017A1, US20160149025, WO2015008336A1