2的厚度以实现在SiC功率MOSFET的动作设计中必要的栅电极电阻的方式决定。
[0085]另外，在形成这些多结晶硅膜PFI及多结晶硅膜PF2时，首先，以200nm以下的膜厚在多结晶硅的状态下形成多结晶硅膜PFl或在以非结晶状态成膜后利用结晶化退火形成多结晶硅膜。之后，利用以由栅电极电阻的目标设计规定的膜厚且以多结晶硅的状态形成多结晶硅膜PF2或以非结晶状态成膜后利用结晶化退火形成多结晶硅膜的任意方法形成多结晶硅膜PF2。
[0086]此时，多结晶硅膜PFl的膜厚是200nm以下，因此，根据图2所示的关系，能够减小由多结晶硅膜PFl引起的在栅绝缘膜GOX上产生的应力。其结果，根据本实施方式一的SiC功率MOSFET，几乎不会使栅绝缘膜GOX的膜质劣化，能够将“脱落损坏密度”抑制为与Si功率MOSFET近似的水平。另一方面，多结晶硅膜PF2未与栅绝缘膜GOX直接接触，因此，多结晶硅膜PF2不会使栅绝缘膜GOX劣化。
[0087]这样，在使用了碳化硅的SiC功率MOSFET中，为了既能将“脱落损坏密度”抑制为与Si功率MOSFET相同，又能得到期望的栅电极电阻，形成多层(例如两层)栅电极是重要的。即，在本实施方式一的SiC功率MOSFET中，具有由抑制对栅绝缘膜GOX带来的损害的损害抑制层和与未设置的情况相比有助于减小栅电极电阻的电阻减小层这两层形成栅电极GE这一点上具有特征点。并且，例如如上所述，通过由200nm以下的膜厚的多结晶硅膜PFl形成损害抑制层，由具有由栅电极电阻的设计规定的膜厚的多结晶硅膜PF2形成电阻减小层，能形成作为本实施方式一的特征的栅电极GE。
[0088]另外，在本实施方式一中，对η信道型SiC功率MOSFET进行说明，但本实施方式一的技术思想并未限定于此，例如，也能适用于P信道型SiC功率M0SFET。另外，本实施方式一的效果能够不依赖于栅绝缘膜GOX接触的基板IS的导电型，且也不依赖于用于栅电极GE的多结晶硅膜PFI及多结晶硅膜PF2的导电型地得到。
[0089]这样，在SiC功率MOSFET中，着眼于通过利用由在栅绝缘膜GOX上直接接触的栅电极GE的材料和在栅绝缘膜GOX下直接接触的基板材料的不同引起的热膨胀率的差而对栅绝缘膜GOX施加较大的应力，致使栅绝缘膜GOX的可靠性下降这一点，本实施方式一的技术思想是在现有技术中不存在的崭新的技术思想。即，在现有技术中，SiC功率MOSFET中的栅绝缘膜GOX的可靠性下降的原因是由在由碳化硅构成的基板上缺陷多引起的，这是常识，但是，本发明人发现栅绝缘膜GOX的可靠性下降是基于以与栅绝缘膜GOX接触的材料的热膨胀率的差引起的应力这一点是有益的技术思想。
[0090]并且，为了将该技术思想具体化，在本实施方式一中，例如，在栅绝缘膜GOX上形成抑制对栅绝缘膜GOX的损害的200nm以下的较薄的损害抑制层即多结晶硅膜PFl。在该情况下，由于多结晶硅膜PFI的膜厚较薄，为200nm以下，因此，能抑制对栅绝缘膜GOX带来的应力，由此，能抑制栅绝缘膜GOX的可靠性下降。
[OO91 ]但是，在由2 O O nm以下的薄损害抑制层即多结晶娃膜PFI构成栅电极GE的情况下，从提高栅绝缘膜GOX的可靠性的观点来看是期望的，但是，会产生栅电极GE的栅电极电阻变大之类的副作用。
[0092]因此，在本实施方式一中，，在损害抑制层上设置作为电阻减小层的多结晶硅膜PF2，使栅电极GE为损害抑制层和电阻减小层的两层结构。由此，根据本实施方式一，损害抑制层的膜厚能够薄，因此，能抑制施加在与损害抑制层直接接触的栅绝缘膜GOX上的应力，其结果，能提高栅绝缘膜GOX的可靠性。另外，根据本实施方式一，由于在损害抑制层上形成电阻减小层，因此，与只由损害抑制层构成栅电极GE的情况相比，能减小栅电极GE的栅电极电阻。
[0093]在此，例如，在本实施方式一中，损害抑制层和电阻减小层均由多结晶硅膜形成，但导入构成损害抑制层的多结晶硅膜PFl的导电型杂质的浓度和导入构成电阻抑制层的多结晶硅膜PF2的导电型杂质的浓度可以相同，也可以不同。但是，从提高利用电阻减小层的栅电极电阻的减小效果的观点来看，期望使构成电阻减小层的多结晶硅膜PF2的杂质浓度比构成损害抑制层的多结晶硅膜PFl的杂质浓度大。
[0094]另外，即使是由同种类的多结晶硅膜构成损害抑制层和电阻减小层的情况，也如后述那样利用不同工序实施损害抑制层的形成和电阻减小层的形成，因此，难以形成横跨损害抑制层和电阻减小层的结晶粒。因此，可推断出，能够明显地判别损害抑制层和电阻减小层的边界。即，即使是由同种类的多结晶硅膜形成损害抑制层和电阻减小层的情况，也能够明显地区别损害抑制层和电阻减小层。
[0095]〈SiC功率MOSFET的制造方法〉
[0096]本实施方式一的SiC功率MOSFET如上述那样构成，下面，参照【附图说明】其制造方法。
[0097]首先，如图5所示，准备由η+型4H-SiC基板构成的基板IS。在基板IS中导入η型杂质。该η型杂质例如是氮(N)，该η型杂质的杂质浓度例如是I X 118Cnf3?I X 121Cnf3的范围。另外，由η+型SiC基板构成的基板IS具有Si面和C面两面，但基板IS的表面可以是Si面或C面的任一个。
[0098]接着，在基板IS的表面(第一主面)上，利用外延成长法形成由碳化硅构成的η一型漂移层DRT。此时，可以代替外延成长法，利用离子注入法形成η—型漂移层DRT。在η—型漂移层DRT中导入比基板IS的杂质浓度低的η型杂质。η—型漂移层DRT的杂质浓度依赖于SiC功率MOSFET的元件规格，例如是I X 114Cnf3?I X 1017cm—3的范围。另外，η-型漂移层DRT的厚度例如是 5μηι ?20μηι。
[0099]之后，以距基板IS的背面(第二主面)具有规定的深度的方式在基板IS的背面形成η+型漏极区域DR。!!+型漏极区域DR的杂质浓度例如是I X 1019cm—3?I X 1021cm—3的范围。
[0100]接着，如图6所示，在η—型漂移层DRT的表面上形成抗蚀图形RP1。接着，将抗蚀图形RPl作为掩膜，通过在η—型漂移层DRT中离子注入P型杂质、例如铝原子(Al)，在η—型漂移层DRT内形成P型焊接区域WL13P型焊接区域WL距漂移层DRT的表面的深度例如是0.5μπι?2.Ομπι左右。另外，P型焊接区域WL的杂质浓度例如是I X 116Cnf3?I X 119Cnf3的范围。
[0101]接着，如图7所示，除去了抗蚀图形RPl后，在η—型漂移层DRT的表面上形成抗蚀图形RP2。接着，将抗蚀图形RP2作为掩膜，通过在P型焊接区域WL上对η型杂质、例如氮原子(N)或磷原子(P)进行离子注入，在P型焊接区域WL内形成η+型源区域SR。!!+型源区域SR距漂移层DRT的表面的深度例如是0.Ιμπι?0.4μπι左右。
[0102]作为离子注入P型焊接区域WL的η型杂质，示例了氮原子(N)或磷原子(P)，但为了使η+型源区域SR距漂移层DRT的表面的深度浅，只要是形成浅的接合容易的η型杂质即可。例如，可以使用氮分子(N2)、氟化氮(NF)、二氟化氮(NF2)、三氟化氮(NF3)、磷分子(P2)、磷化氢(PH3)、氟化磷(PF)、二氟化磷(PF2)或三氟化磷(PF3)、或上述气体种类的混合气体。另外，n+型源区域SR的杂质浓度例如是I X 117Cnf3?I X 1021cm—3的范围。
[0103]接着，如图8所示，在除去了抗蚀图形RP2后，在η—型漂移层DRT的表面上形成抗蚀图形RP3。在抗蚀图形RP3上，只在接下来的工序中形成ρ++型电位固定层EPF的区域设有开口区域。并且，通过将抗蚀图形RP3作为掩膜，在P型焊接区域WL上对P型杂质、例如铝原子(Al)进行离子注入，在P型焊接区域WL内形成ρ++型电位固定层EPF。
[0104]P++型电位固定层EPF距漂移层DRT的表面的深度例如是0.05μπι?0.2μπι左右。ρ++型电位固定层EPF的杂质浓度例如是I X 119Cnf3?I X 121Cnf3的范围。
[0105]接着，如图9所示，在除去了抗蚀图形RP3后，在η—型漂移层DRT的表面形成栅绝缘膜G0X。栅绝缘膜GOX例如由通过对基板IS进行热氧化而形成的氧化硅膜(S12)、或利用热CVD(Chemical Vapor Deposit1n)法形成的氧化娃膜或氮化娃膜(SiN膜)、氮氧化娃膜(S1N)构成。栅绝缘膜GOX的厚度例如是Ο.ΟΙμπι?Ο.ΙΟμπι左右。
[0106]之后，在栅绝缘膜GOX上形成多结晶硅膜PFl。多结晶硅膜PFl以0.20ym(200nm)以下的膜厚并在多结晶状态下利用CVD法形成、或在非结晶状态下利用CVD法成膜，并将该膜在700?900°C左右的温度下退火并结晶化而形成。多结晶硅膜PFl的导电型例如是η+型。在此，在本实施方式一中，多结晶硅膜PFl的膜厚是200nm以下，因此，能够减小以多结晶硅膜PFl为起因的在栅绝缘膜GOX上产生的应力。其结果，根据本实施方式一，能抑制栅绝缘膜GOX的可靠性下降。
[0107]接着，如图1O所示，在多结晶硅膜PFI上形成多结晶硅膜PF2。多结晶硅膜PF2的厚度根据作为装置的动作设计的观点决定，例如是0.03μπι?0.5μπι。多结晶硅膜PF2在多结晶状态下利用CVD法成膜、或在非结晶状态下利用CVD法成膜并将该膜在700?900°C左右的温度下退火并结晶化而形成。另外，多结晶硅膜PF2的导电型例如是n+型。
[0108]接着，如图11所示，在多结晶硅膜PF2上形成抗蚀图形RP4。并且，将抗蚀图形PRMt为掩膜，依次利用干蚀刻法加工多结晶硅膜PF2及多结晶硅膜PFl，从而形成由多结晶硅膜PFl和多结晶硅膜PF2的层叠膜构成的栅电极GE。
[0109]之后如图12所示，在除去了抗蚀图形RP4后，以覆盖栅绝缘膜GOX及栅电极GE的方式，在η—型漂移层DRT的表面上，例如利用等离子CVD法形成由氧化硅膜构成的层间绝缘膜IL0
[0110]接着，如图13所示，在层间绝缘膜IL上形成抗蚀图形RP5。并且，将抗蚀图形RP5作为掩膜，利用干蚀刻方法加工层间绝缘膜IL及栅绝缘膜G0X，形成到达η+型源区域SR的一部分及P++型电位固定层EPF的开口部0Ρ。
[0111]接着，如图14所示，在除去了抗蚀图形RP5后，在露出于开口部OP的底面的η+型源区域SR的一部分及ρ++型电位固定层EPF的各自的表面形成金属硅化物层SL1。
[0112]在形成金属硅化物层SLl的工序中，首