了调整器件在开关过程中的抗冲击能力的设计灵活性。
[0023]进一步的改进是:所述第二种导电类型的半导体电荷补偿区从第一种导电类型的半导体增强型积累区的区域突出，进入所述第一种类型半导体的漂移区；由于突出的电荷补偿区增大了所述电荷补偿区与第一种导电类型半导体的漂移区面积，提高了器件的抗冲击能力，同时提高了器件设计的灵活性。第二种导电类型的半导体电荷补偿区从第一种导电类型的半导体增强型积累区的区域突出，进入所述第一种类型半导体的漂移区，使得漂移区的部分第一种导电类型的杂质可以与半导体电荷补偿区的第二种导电类型的杂质形成横向电场进行耗尽，可以进一步提高第一种类型半导体的漂移区的杂质浓度，降低导通电阻。
[0024]本发明提供的第一种金属-氧化物半导体场效应晶体管的制造方法，包含下面步骤:
[0025]步骤一、在具有第一种导电类型的半导体衬底上淀积第一种导电类型的漂移区，继续淀积一层作为第一种导电类型的半导体增强型积累区的外延层，再继续淀积第一种导电类型的外延层到需要的厚度；
[0026]步骤二、在步骤一形成的具有第一种导电类型的外延层的硅片上，通过光刻和刻蚀形成沟槽，再淀积栅氧化膜和多晶硅，形成沟槽栅；
[0027]步骤三、通过离子注入和退火形成第二种导电类型的半导体阱区；
[0028]步骤四、通过光刻和离子注入形成第一种导电类型的源区，并通过光刻和离子注入形成第二种导电类型的半导体电荷补偿区；
[0029]步骤五、在硅片正面淀积介质膜，通过光刻刻蚀形成接触孔，通过离子注入形成第二种导电类型的半导体注入区；之后淀积金属，再通过光刻刻蚀在硅片正面形成栅电极和源电极；随后淀积介质膜并通过光刻刻蚀形成金属衬垫；
[0030]步骤六、对硅片进行背面减薄，在硅片背面淀积金属层，形成漏电极。
[0031]本发明提供的第二种金属-氧化物半导体场效应晶体管的制造方法，包含下面步骤:
[0032]步骤一、在具有第一种导电类型的漂移区的硅衬底上通过光刻和刻蚀形成沟槽，再淀积栅氧化膜和多晶硅，形成沟槽栅；
[0033]步骤二、通过离子注入和退火形成第二种导电类型的半导体阱区；
[0034]步骤三、通过光刻和离子注入形成第一种导电类型的源区，并通过光刻和离子注入形成第二种导电类型的半导体电荷补偿区；再通过光刻和离子注入形成第一种导电类型的半导体增强型积累区；
[0035]步骤四、在硅片正面淀积介质膜，通过光刻刻蚀形成接触孔，通过离子注入形成一个第二种导电类型的半导体注入区，之后淀积金属，再通过光刻刻蚀在硅片正面形成栅电极和源电极；
[0036]步骤五、对硅片进行背面减薄，在硅片背面淀积金属层，形成漏电极；
[0037]对本发明提供的第二种金属-氧化物半导体场效应晶体管的制造方法，的进一步的改进是，步骤三中的第一种类型的增强型积累区的离子采用能量高于IMeV的高能注入；
[0038]对本发明提供的第一种和第二种金属-氧化物半导体场效应晶体管的制造方法的进一步的改进是:第二种类型的电荷补偿区的注入至少包含一次能量高于IMeV的高能注入；
[0039]本发明提供的第三种金属-氧化物半导体场效应晶体管的制造方法，包含下面步骤:
[0040]步骤一、在具有第一种导电类型的漂移区的硅衬底的正面淀积一层作为第一种导电类型的半导体增强型积累区的外延层；继续淀积第一种导电类型的外延层到需要的厚度；
[0041]步骤二、在步骤一形成的具有第一种类型的外延层的硅片上，通过光刻和刻蚀形成沟槽，再淀积栅氧化膜和多晶硅，形成沟槽栅；
[0042]步骤三、通过离子注入和退火形成第二种导电类型的半导体阱区；
[0043]步骤四、通过光刻和离子注入形成第一种导电类型的源区；
[0044]步骤五、在硅片正面淀积介质膜，通过光刻刻蚀形成接触孔，通过离子注入形成第二种导电类型的半导体电荷补偿区，通过离子注入形成一个第二种导电类型的半导体注入区，之后淀积金属，再通过光刻刻蚀在硅片正面形成栅电极和源电极；
[0045]步骤六、对硅片进行背面减薄，在硅片背面淀积金属层，形成漏电极
【附图说明】
[0046]下面结合附图和【具体实施方式】对本发明作进一步详细的说明，通过阅读以下附图对非限制实施例所做的详细描述，本发明及其特征，外形和优点变得更加明显。在全部附图中相同的标示表示相同的部分。附图并未按照比例绘制，重点在于表示出本发明的主旨:
[0047]图1是一种现有沟槽栅功率MOSFET的元胞结构示意图；
[0048]图2-1是图1中沿AA’的杂质种类和浓度分布示意图；
[0049]图2-2是图1中沿BB’的杂质种类和浓度分布示意图；
[0050]图3是本发明功率MOSFET (第一种实施例)的一种元胞结构示意图；
[0051]图4-1是图3中沿AA’的杂质种类和浓度分布示意图；
[0052]图4-2是图3中沿BB’的杂质种类和浓度分布示意图；
[0053]图5是本发明的第二种实施例的功率MOSFET元胞的结构示意图；
[0054]图6是本发明的第三种实施例的功率MOSFET元胞的结构示意图；
[0055]图7是本发明的第四种实施例的功率MOSFET元胞的结构示意图；
[0056]图8是本发明的第五种实施例的功率MOSFET元胞的结构示意图；
[0057]
[0058]图9是本发明的第六种实施例的功率MOSFET元胞的结构示意图；
【具体实施方式】
[0059]如图3所示，是本发明实施例一的一种功率MOSFET半导体器件的元胞结构示意图。本发明实施一是以阻断电压为30V(阻断电压是指在栅极和源极极短接，漏极接正向偏压时所能承受的最大电压)的N型MOSFET半导体器件为例进行说明，因此N型对应于第一种导电类型，P型对应于第二种导电类型。在现有的器件结构中，一般对于阻断电压为30V的器件，漂移区可以采用一种杂质浓度的外延，如杂质浓度在1.5 X 1016atoms/cm3，厚度4.5微米的N型外延，或两层杂质浓度的N型外延，如接近表面用的是杂质浓度相对低的外延，杂质浓度为1.5X1016atomS/Cm3，厚度3.5微米，主要是用于承担阻断电压，另一层接近于N型衬底，如浓度为用4.5X 1016atoms/cm3，厚度I微米的外延层，有利于得到小的导通电阻。
[0060]本发明的实施例一种，该器件元胞中含有N型衬底1-1，N型漂移区1-2，P型阱区
2-1，还包含沟槽3，栅氧化膜4，多晶栅5，P+(高浓度P)注入区2-2，N+(高浓度N)源区6，介质膜7，接触孔8，正面金属9，背面金属10.P+注入区2-2与源区6通过金属电极进行短接，抑制寄生的NPN晶体管不能工作，从而保证功率MOSFET的正常工作。连接P+注入区2_2与源区6的金属电极为源极，与沟槽栅相连接的金属电极为栅极(未图示)，与衬底1-1相连的背面金属电极10为漏极。
[0061]作为本发明的实施例的特征，在置于N型半导体漂移区1-2和P型阱区2-1之间的加入了 N型增强型积累区1-3，相邻的增强型积累区1-3之间加入P型电荷补偿区2-3。图4-1和4-2是沿AA’和BB’的杂质类型和浓度分布的示意图。
[0062]一种更具体的实施方案中，各个区域的厚度和杂质浓度做下面的设定:N型衬底
1-1 的杂质浓度为 2 X 1019atoms/cm3-8 X 1019atoms/cm3，厚度约 60-200 微米；N型漂移区 1-2的厚度为3微米，掺杂浓度为?5 X 1016atoms/cm3；N型增强型积累区1-3的厚度为0.2-0.5微米，最小宽度大于0.5微米，掺杂浓度为?1.5X1017atomS/Cm3;P型电荷补偿区2-3中的杂质浓度、宽度、深度的设定由N型增强型积累区1-3的宽度，厚度和掺杂浓度来设定，目标是保证该所述电荷补偿区2-3的P型杂质总量与周围的增强型积累区1-3的N型杂质总量的差异小于等于所述电荷补偿区2-3的P型杂质总量的15%，也小于等于周围的增强型积累区1-3的N型杂质总量的15%。栅氧化膜厚度250-500埃，P型阱的杂质浓度为3 X 1017atoms/cm3-6X 1017atoms/cm3，垂直深度(从娃表面开始计算)0.8-1微米(P型讲的杂质浓度和垂直深度的设定，需要保证击穿电压发生时，P型阱没有被完全耗尽出现穿通，同时满足MOSFET