驱动单元与栅极驱动电路的制作方法
【专利摘要】本发明公开了一种栅极驱动电路。栅极驱动电路包括多个驱动单元，依序以串联方式电连接，且通过栅极驱动电路依序接收多个频率信号，驱动单元分别依序输出多个输出信号。并且，驱动单元包括主动电路、第一稳压电路以及第二稳压电路。借此，可有效的避免输出信号的特性错误以及噪声变大。
【专利说明】驱动单元与栅极驱动电路
【技术领域】
[0001]本发明涉及一种驱动单元与栅极驱动电路，特别是一种具有稳压电路的驱动单元与栅极驱动电路。
【背景技术】
[0002]液晶显示器需利用栅极驱动电路与源极驱动电路来控制多个像素的运作与影像的显示，其中栅极驱动电路是用于输出信号至每一列像素，以开启每一列像素中的薄膜晶体管。随着液晶显示器的应用逐渐增加，目前已发展出双向操作功能的集成栅极驱动(integrated gate drive, I⑶)电路。然而,现有的集成栅极驱动电路并未搭配稳压电路。如此一来，在液晶显示器运作一段时间之后，集成栅极驱动电路的噪声会逐渐变大，进而造成集成栅极驱动电路的运作特性偏移或失效，使得液晶显示器无法正常运作。
【发明内容】
[0003]本发明所要解决的技术问题是提供一种驱动单元与栅极驱动电路，使栅极驱动电路可正常运作。
[0004]为解决上述技术问题，本发明提供了一种驱动单元，包括主要电路、第一稳压电路以及第二稳压电路。主要电路包括第一开关包括控制端接收一第一输入信号、第一端接收第一输入信号以及第二端耦接第一节点；第二开关包括控制端接收第二输入信号、第一端耦接第一节点以及第二端耦接低电压源；第三开关包括控制端接收第三输入信号、第一端接收第三输入信号以及第二端耦接第一节点；第四开关包括控制端接收第四输入信号、第一端耦接第一节点以及第二端耦接低电压源；第五开关包括控制端耦接第一节点、第一端接收频率信号以及第二端输出输出信号；以及电容耦接于第五开关的控制端与第二端之间。第一稳压电路包括第六开关包括控制端接收第一稳压信号、第一端接收第一稳压信号以及第二端耦接第二节点；第七开关包括控制端耦接第一节点、第一端耦接第二节点以及第二端耦接低电压源；第八开关包括控制端接收第二稳压信号、第一端耦接第二节点以及第二端耦接低电压源；第九开关包括控制端耦接第二节点、第一端耦接第一节点以及第二端耦接低电压源；以及第十开关包括控制端耦接第二节点、第一端耦接第五开关的第二端以及第二端耦接低电压源。第二稳压电路包括第十一开关包括控制端接收第二稳压信号、第一端接收第二稳压信号以及第二端耦接第三节点；第十二开关包括控制端耦接第一节点、第一端耦接第三节点以及第二端耦接低电压源；第十三开关包括控制端接收第一稳压信号、第一端耦接第三节点以及第二端耦接低电压源；第十四开关包括控制端耦接第三节点、第一端耦接第一节点以及第二端耦接低电压源；以及第十五开关包括控制端耦接第三节点、第一端耦接第五开关的第二端以及第二端耦接低电压源。
[0005]为解决上述技术问题，本发明提供了一种栅极驱动电路。栅极驱动电路包括多个驱动单元，依序以串联方式电连接，且通过栅极驱动电路依序接收多个频率信号，驱动单元分别依序输出多个输出信号。
【专利附图】
【附图说明】
[0006]图1所示为本发明一实施例的栅极驱动电路的方块示意图。
[0007]图2所示为本发明实施例的栅极驱动电路的驱动单元的电路示意图。
[0008]图3所示为本发明一实施例的频率信号、扫描起始信号与扫描结束信号的时序示意图。
[0009]图4所不为本发明一实施例的第一稳压信号与第二稳压信号的时序不意图。
[0010]图5所示为本发明一实施例的驱动单元的第一输入信号、第二输入信号、第三输入信号、第四输入信号、频率信号、输出信号以及第一与第二 /第三节点的信号的时序示意图。
[0011]图6所示为本发明另一实施例的频率信号、扫描起始信号与扫描结束信号的时序示意图。
[0012]其中，附图标记说明如下:
[0013]100 栅极驱动电路
[0014]102 驱动单元
[0015]104 频率产生器
[0016]106 主要电路
[0017]108 第一稳压电路
[0018]110 第二稳压电路
[0019]C电容
[0020]CLKl 第一频率信号
[0021]CLK2 第二频率信号
[0022]CLK3 第三频率信号
[0023]CLK4 第四频率信号
[0024]END 扫描结束信号
[0025]F画面时段
[0026]Gl 第一稳压信号
[0027]G2 第二稳压信号
[0028]Hl 第一高准位
[0029]H2 第二高准位
[0030]O输出信号
[0031]P脉冲
[0032]SI 第一输入信号
[0033]S2 第二输入信号
[0034]S3第三输入信号
[0035]S4 第四输入信号
[0036]STV 扫描起始信号
[0037]SffU Sff2, Sff3, Sff4, Sff5, Sff6, Sff7, Sff8, Sff9, SfflO, SWl1、Sff 12, Sff 13, SW14、Sff15
开关
[0038]T1、T2、T3、T4、5、T、T7、T8、T9、T10、T11、T12、T13 时段
[0039]Vgl 低电压源
[0040]X 第一节点
[0041]Y 第二节点
[0042]Z 第三节点
【具体实施方式】
[0043]请参考图1与图2,图1所示为本发明一实施例的栅极驱动电路的方块示意图,且图2所示为本发明实施例的栅极驱动电路的驱动单元的电路示意图。如图1所示,本实施例的栅极驱动电路100包括多个驱动单元102，依照一顺序以串联方式电连接在一起。并且，可利用一频率产生器104产生多个频率信号CLK到驱动单元102。举例来说，频率信号CLK的数量可为四个，例如:第一、第二、第三与第四频率信号CLK1，CLK2, CLK3, CLK4，但不限于此，本发明的频率信号的数量优选可介于3个与8个之间，但不以此为限。通过栅极驱动电路100依序接收频率信号，驱动单兀102可分别依序输出多个输出信号0(1)?O(K),其中K表示为驱动单元102的数量。于本发明中，栅极驱动电路100可包括或不包括频率产生器104。
[0044]如图2所示，每一个驱动单元102包括一主要电路106、一第一稳压电路108以及一第二稳压电路110。本实施例以第(N)级驱动单元102为例来做说明，其中N可为大于零且小于等于K的正整数，也就是第(N)级驱动单元102可为任一个驱动单元。于本实施例中，主要电路106包括第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4、第五开关SW5以及电容C。
[0045]其中，第一开关SWl包括控制端接收第一输入信号S1、第一端接收第一输入信号SI以及第二端耦接第一节点X ;第二开关SW2包括控制端接收第二输入信号S2、第一端耦接第一节点X以及第二端耦接低电压源Vgl，例如:接地端；第三开关SW3包括控制端接收第三输入信号S3、第一端接收第三输入信号S3以及第二端耦接第一节点X ;第四开关SW4包括控制端接收第四输入信号S4、第一端耦接第一节点X以及第二端耦接低电压源Vgl ;第五开关SW5包括控制端耦接第一节点X、第一端接收频率信号CLK(η)以及第二端输出输出信号O(N);以及，电容C耦接于第五开关SW5的控制端与第二端之间。
[0046]第一稳压电路108包括第六开关SW6、第七开关SW7、第八开关SW8、第九开关SW9以及第十开关SW10。其中，第六开关SW6包括控制端接收第一稳压信号G1、第一端接收第一稳压信号Gl以及第二端耦接第二节点Y ;第七开关SW7包括控制端耦接第一节点X、第一端耦接第二节点Y以及第二端耦接低电压源Vgl ;第八开关SW8包括控制端接收第二稳压信号G2、第一端耦接第二节点Y以及第二端耦接低电压源Vgl ;第九开关SW9包括控制端耦接第二节点Y、第一端耦接第一节点X以及第二端耦接低电压源Vgl ;以及，第十开关SWlO包括控制端耦接第二节点Y、第一端耦接第五开关SW5的第二端以及第二端耦接低电压源Vgl。
[0047]第二稳压电路110包括第i^一开关SW11、第十二开关SW12、第十三开关SW13、第十四开关SW14以及第十五开关SW15。第十一开关SWll包括控制端接收第二稳压信号G2、第一端接收第二稳压信号G2以及第二端耦接第三节点Z ;第十二开关SW12包括控制端耦接第一节点X、第一端耦接第三节点Z以及第二端耦接低电压源Vgl ;第十三开关SW13包括控制端接收第一稳压信号G1、第一端耦接第三节点Z以及第二端耦接低电压源Vgl ;第十四开关SW14包括控制端耦接第三节点Z、第一端耦接第一节点X以及第二端耦接低电压源Vgl ;以及，第十五开关SW15包括控制端耦接第三节点Z、第一端耦接第五开关SW5的第二端以及第二端耦接低电压源Vgl。此外，第一到第十五开关SWl、SW2、SW3、SW4、SW5、SW6、Sff7, Sff8, Sff9, SfflO, SfflU Sff 12, Sff 13, SW14、Sff15可分别为薄膜晶体管或其它半导体开关组件，但不限于此。
[0048]请参考图1与图2。进一步来说，第(N)级驱动单元102的第一开关SWl的第一端与控制端是电连接到第(N-1)级驱动单元102的第五开关SW5的第二端，也就是说第一输入信号SI为第(N-1)级驱动单元102的输出信号O(N-1)。当N为I时，由于并没有第(N-1)级驱动单元102的输出信号，因此在栅极驱动电路100以正向模式驱动，也就是依照驱动单元102串联的顺序驱动每一级驱动单元102时，第一级驱动单元102的第一开关SWl的第一端与控制端是电连接到扫描起始信号端，此时第一输入信号SI为扫描起始信号STV。当栅极驱动电路100以反向模式驱动，也就是依照驱动单元102串联的相反顺序驱动每一级驱动单元102时，第一级驱动单元102的第一开关SWl的第一端与控制端是电连接到扫描结束信号端，此时第一输入信号SI为扫描结束信号END。
[0049]第(N)级驱动单元102的第二开关SW2的控制端电连接到第(N+M)级驱动单元102的第五开关SW5的第二端，其中M为大于I的正整数，且M小于频率信号的数量，也就是说第二输入信号S2为第(N+M)级驱动单元102的输出信号0(Ν+Μ)。当N大于(K-M)时，由于并没有第(K+1)到第(K+M)级驱动单元102的输出信号，因此当栅极驱动电路100以正向模式驱动时，倒数第M级驱动单元102到倒数第一级驱动单元102的第二开关SW2的控制端是电连接到扫描结束信号端，此时第二输入信号S2为扫描结束信号END。当栅极驱动电路100以反向模式驱动时，倒数第M级驱动单元102到倒数第一级驱动单元102的第二开关SW2的控制端是电连接到扫描起始信号端，此时第二输入信号S2为扫描起始信号STV。
[0050]第(N)级驱动单元102的第三开关SW3的第一端与控制端电连接到第(N+1)级驱动单元102的第五开关SW5的第二端，也就是说第三输入信号S3为第(N+1)级驱动单元102的输出信号0(N+1)。当N为K时，由于并没有第(K+1)级驱动单元102的输出信号，因此当栅极驱动电路100以正向模式驱动时，倒数第一级驱动单元102的第三开关SW3的第一端与控制端是电连接到扫描结束信号端，此时第三输入信号S3为扫描结束信号END。当栅极驱动电路100以反向模式驱动时，倒数第一级驱动单元102的第三开关SW3的第一端与控制端是电连接到扫描起始信号端，此时第三输入信号S3为扫描起始信号STV。
[0051]第(N)级驱动单元102的第四开关SW4的控制端电连接到第(N-M)级驱动单元102的第五开关SW5的第二端，也就是说第四输入信号S4为第(N-M)级驱动单元102的输出信号O(N-M)。当N小于M时，由于并没有第(N-M)级驱动单元102的输出信号，因此当栅极驱动电路100以正向模式驱动时，第一级驱动单元102到第M级驱动单元102的第四开关SW4的控制端是电连接到扫描起始信号端，此时第四输入信号S4为扫描起始信号STV。当栅极驱动电路100以反向模式驱动时，第一级驱动单元102到第M级驱动单元102的第四开关SM的控制端是电连接到扫描结束信号端，此时第四输入信号S4为扫描结束信号END。
[0052]以下将说明本实施例的栅极驱动电路100的驱动方法。请参考图3，且一并参考图1，图3所示为本发明一实施例的频率信号、扫描起始信号与扫描结束信号的时序示意图。如图1与图3所示，本实施例的方法是以正向模式来驱动栅极驱动电路100。并且，以四个频率信号CLK1，CLK2, CLK3, CLK4为例来做说明，但不限于此。于本实施例中，第一、第二、第三与第四频率信号CLK1，CLK2, CLK3, CLK4在每一个画面时段F内包括多个依序轮流产生的脉冲P(N)，且所产生的各脉冲P(N)分别依序轮流在不同时间传送到每一级驱动单元102。其中，各频率信号CLK(η)中任两相邻的脉冲P(N)，P (Ν+4)之间具有一第四相位差，分別大于第(N)个脉冲P (N)与第(Ν+3)个脉冲Ρ(Ν+3)之间的第三相位差，第(N)个脉冲P (N)与第(Ν+2)个脉冲Ρ(Ν+2)之间的第二相位差，第(N)个脉冲P (N)与第(Ν+1)个脉冲Ρ(Ν+1)之间的第一相位差。本实施例的第一相位差小于各脉冲P (N)的宽度。也就是说，分别传送到任两相邻的驱动单元102的脉冲Ρ(Ν)，Ρ(Ν+1)部分重叠，因此每一级驱动单元102可接收具有较长时间的脉冲，且每一级驱动单元102的输出信号O(N)加长，使得每一列像素可具有充分的时间显示画面。但本发明并不限于此。此外，扫描起始信号STV是在传送频率信号之前传送，且扫描结束信号END是在传送完整个画面时段F的频率信号之后传送。也就是说，扫描起始信号STV的脉冲是早于第一频率信号CLKl的第一个脉冲P (I)。扫描结束信号END晚于第四频率信号CLK4的最后一个脉冲P (K)，且扫描结束信号END的脉冲并未与第四频率信号CLK4的最后一个脉冲P(K)重叠，但本发明并不以此为限。
[0053]举例来说，在每一个画面时段F内，扫描起始信号STV在第一时段Tl内提供一脉冲到相对应的驱动单元102。
[0054]然后，在第二时段Τ2内，扫描起始信号STV维持在高准位，且第一频率信号CLKl提供第一个脉冲Pd)到第一级驱动单元102。
[0055]接着，在第三时段Τ3内，第一频率信号CLKl仍维持在高准位，且第二频率信号CLK2提供第二个脉冲P (2)到第二级驱动单元102。
[0056]随后，在第四时段Τ4内，第一频率信号CLKl转换为低准位，且第二频率信号CLK2仍维持在高准位。并且，第三频率信号提供第三个脉冲P(3)到第三级驱动单元102。
[0057]接着，在第五时段Τ5内，第二频率信号CLK2转换为低准位，且第三频率信号CLK3仍维持在高准位。并且，第四频率信号提供第四个脉冲Ρ(4)到第四级驱动单元102。
[0058]随后，在第六时段Τ6内，第三频率信号CLK3转换为低准位，且第四频率信号CLK4仍维持在高准位。
[0059]并且，第一频率信号提供第五个脉冲Ρ(5)到第五级驱动单元102。以此类推，第一、第二、第三与第四频率信号CLK1，CLK2，CLK3，CLK4的脉冲P (4Ν+1)，P (4Ν+2)，P (4Ν+3)，P (4Ν+4)分别依序提供到第(4Ν+1)、第(4Ν+2)、第(4Ν+3)与第(4Ν+4)级驱动单元102。如此一来，通过将每一个脉冲传送至每一列像素，列像素的薄膜晶体管可依序开启。若进一步搭配传送数据信号到每一个像素，可使应用本发明栅极驱动电路100的显示面板显示出整个画面。本发明分别传送至任两相邻的驱动单元102的脉冲P(N)1P (Ν+1)并不限为彼此重叠。于本发明的变化实施例中，分别传送至任两相邻的驱动单元102的脉冲Ρ(Ν)，Ρ(Ν+1)也可以彼此不重叠。
[0060]请参考图4,图4所不为本发明一实施例的第一稳压信号与第二稳压信号的时序示意图。如图4所示，于本实施例中，第一稳压信号Gl的相位与第二稳压信号G2的相位相反，也就是说两者具有180度的相位差。举例来说，在每一个画面时段F内，第一稳压信号Gl为高准位，而第二稳压信号G2为低准位。在下一个画面时段F内，第一稳压信号Gl为低准位，而第二稳压信号G2为高准位。于本发明的变化实施例中，第一稳压信号与第二稳压信号为高准位的时间范围也可以为其它时间范围，例如:半个画面显示时间。
[0061]以下将进一步说明驱动单元的驱动方法，且以第(N)级驱动单元且M为3为例做说明，但不以此为限。由于N为I或K、大于(K-M)以及小于M的情况已于上述说明，因此为了清楚描述驱动单元的驱动方法，以下说明将排除N为I或K、大于(K-M)以及小于M的情况，但本发明不限于此。
[0062]请参考图5，且一并参考图1到图4。图5所示为本发明一实施例的驱动单元的第一输入信号、第二输入信号、第三输入信号、第四输入信号、频率信号、输出信号以及第一与第二 /第三节点的信号的时序示意图。如图1到图5所示，本实施例的栅极驱动电路100是以正向模式驱动。
[0063]在第七时段T7内，作为第四输入信号S4的第(N-3)级驱动单元102的输出信号0(N-3)转换为高准位(图中未示)，因此开启第(N)级驱动单元102的第四开关SW4，并将第一节点X的电位放电到低电压源Vgl而为低准位，进而关闭第五开关SW5，借此第(N)级驱动单元的输出信号O(N)为低准位。此时，第二 /第三节点Y/Z的信号的电位也为高准位。
[0064]然后，于第八时段T8内，第(N-3)级驱动单元102的输出信号0(N_3)转换为低准位(图中未示)，且作为第一输入信号SI的第(N-1)级驱动单元102的输出信号O(N-1)转换为高准位(图中未示)，因此开启第(N)级驱动单元102的第一开关SW1，而将第一节点X的电位转换为第一高准位Hl。借此，第五开关SW5与第七/第十二开关SW7/SW12会被开启。由于第七/第十二开关SW7/SW12被开启，因此第二 /第三节点Y/Z的信号的电位会被放电到低电压源Vgl而为低准位。
[0065]接着，于第九时段T9内，频率信号CLK (η)产生脉冲P (N)而转换为高准位，使得第(N)级驱动单元102的输出信号O(N)转换为高准位。由于第五开关SW5的控制端与第二端之间设置有电容C，因此第一节点X的电位会受到电容耦合效应的影响，随着输出信号O(N)的增加而从第一高准位Hl提升到第二高准位Η2。
[0066]然后，于第十时段TlO内，第(N-1)级驱动单元102的输出信号O(N-1)转换为低准位(图中未示)，且作为第三输入信号S3的第(Ν+1)级驱动单元102的输出信号O (Ν+1)会转换为高准位(图中未示)，因此开启第三开关SW3，且第一节点X的电位仍维持在第二高准位Η2。
[0067]随后，于第十一时段Tll内，频率信号CLK(n)转换到低准位，使得第(N)级驱动单元102的输出信号O(N)也转换为低准位。借此，第一节点X的电位随着输出信号O(N)的降低而从第二高准位H2降低为第一高准位Hl。
[0068]然后，于第十二时段T12内，第(N+1)级驱动单元的输出信号0(N+1)转换为低准位(图中未示)，而关闭第三开关SW3，且作为第二输入信号S2的第(N+3)级驱动单元的输出信号0(N+3)转换为高准位(图中未示)，而开启第二开关SW2，并将第一节点X的电位放电到低准位，进而将第二 /第三节点Y/Z的电位提升到高准位。因此，第七/第十二开关SW7/SW12会被关闭，且第九开关SW9与第十开关SWlO或第十四开关SW14与第十五开关SW15会被开启，使得输出信号O (N)被电连接到低电压源Vgl。借此，可稳定输出信号O (N)，以避免其它脉冲干扰。至此已完成驱动单一级驱动单元102的步骤。
[0069]接着，于第十三时段T13内，第(N+3)级驱动单元的输出信号0(N+3)仍维持高准位(图中未示)，且频率信号CLK (η)产生下一个脉冲P (Ν+4)。值得注意的是，作为第二输入信号S2为第(Ν+Μ)级驱动单元102的输出信号0(Ν+Μ)早于传送到第(N)级驱动单元102的频率信号CLK (η)的下一个脉冲P (Ν+4)，使得输出信号O (N)不会受到下一个脉冲P (Ν+4)的影响。
[0070]值得一提的是，本实施例的各驱动单元102通过设置电容C可避免第一节点X的电位下降过多。另外，由于各驱动单元102的输出信号在长时间下仅受到单一电压稳定时仍会有噪声变大，且特性偏移失真的问题，因此本实施例的各驱动单元102通过设置第一稳压电路108与第二稳压电路110可有效的避免输出信号的特性错误以及噪声变大。借此，本实施例的栅极驱动电路在长时间下仍可运作正常。
[0071]本发明的栅极驱动电路也可以反向模式驱动。请参考图6，以及图1。图6所示为本发明另一实施例的频率信号、扫描起始信号与扫描结束信号的时序示意图。如图1与图6所示，相较于上述实施例，本实施例的脉冲信号提供脉冲的顺序可与上述实施例相反，且各脉冲所对应的各驱动单元并未改变，也就是说接收脉冲的驱动单元的顺序也做相对应的反转。举例来说，第四频率信号CLK4的第一个脉冲P(K)、第三频率信号CLK3的第二个脉冲P(K-1)、第二频率信号CLK2的第三个脉冲Ρ(Κ-2)与第一频率信号CLKl的第四个脉冲Ρ(Κ-3)分别依序提供到倒数第一、倒数第二、倒数第三与倒数第四级驱动单元，且以此类推。
[0072]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种驱动单元，其特征在于，包括一主要电路、一第一稳压电路以及一第二稳压电路； 所述主要电路，包括: 一第一开关，包括一控制端接收一第一输入信号、一第一端接收所述第一输入信号以及一第二端耦接一第一节点； 一第二开关，包括一控制端接收一第二输入信号、一第一端耦接所述第一节点以及一第二端耦接一低电压源； 一第三开关,包括一控制端接收一第三输入信号、一第一端接收所述第三输入信号以及一第二端耦接所述第一节点； 一第四开关，包括一控制端接收一第四输入信号、一第一端耦接所述第一节点以及一第二端耦接所述低电压源； 一第五开关，包括一控制端耦接所述第一节点、一第一端接收一频率信号以及一第二端输出一输出信号；以及 一电容，耦接于所述第五开关的所述控制端与所述第二端之间； 所述第一稳压电路，包括: 一第六开关，包括一控制端接收一第一稳压信号、一第一端接收所述第一稳压信号以及一第二端耦接一第二节点； 一第七开关，包括一控制端耦接所述第一节点、一第一端耦接所述第二节点以及一第二端耦接所述低电压源； 一第八开关，包括一控制端接收一第二稳压信号、一第一端耦接所述第二节点以及一第二端耦接所述低电压源； 一第九开关，包括一控制端耦接所述第二节点、一第一端耦接所述第一节点以及一第二端耦接所述低电压源；以及 一第十开关，包括一控制端耦接所述第二节点、一第一端耦接所述第五开关的所述第二端以及一第二端耦接所述低电压源； 所述第二稳压电路，包括: 一第十一开关，包括一控制端接收所述第二稳压信号、一第一端接收所述第二稳压信号以及一第二端耦接一第三节点； 一第十二开关，包括一控制端耦接所述第一节点、一第一端耦接所述第三节点以及一第二端耦接所述低电压源； 一第十三开关，包括一控制端接收所述第一稳压信号、一第一端耦接所述第三节点以及一第二端耦接所述低电压源； 一第十四开关，包括一控制端耦接所述第三节点、一第一端耦接所述第一节点以及一第二端耦接所述低电压源；以及 一第十五开关，包括一控制端耦接所述第三节点、一第一端耦接所述第五开关的所述第二端以及一第二端耦接所述低电压源。
2.如权利要求1所述的驱动单元，其特征在于，所述第一稳压信号的相位与所述第二稳压信号的相位相反。
3.一种栅极驱动电路，其特征在于，包括: 多个如权利要求1所述的驱动单元，依序将第(N-M)级驱动单元至第(N-1)级驱动单元、第N级驱动单元以及第(N+1)级驱动单元至第(N+M)级驱动单元以串联方式电连接，其中N为大于零的正整数，M为大于I的正整数并小于所述频率信号的数量。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述第N级驱动单元的所述第一开关的所述第一端与所述控制端电连接所述第(N-1)级驱动单元的所述第五开关的所述第~.-5.JJU-~-? O
5.如权利要求3所述的栅极驱动电路，其特征在于，所述第N级驱动单元的所述第二开关的所述控制端电连接所述第(N+M)级驱动单元的所述第五开关的所述第二端。
6.如权利要求3所述的栅极驱动电路，其特征在于，所述频率信号的数量介于3与8之间。
7.如权利要求3所述的栅极驱动电路，其特征在于，所述第N级驱动单元的所述第三开关的所述第一端与所述控制端电连接所述第(N+1)级驱动单元的所述第五开关的所述第~.-5.JJU-~-? O
8.如权利要求3所述的栅极驱动电路，其特征在于，所述第N级驱动单元的所述第四开关的所述控制端电连接所述第(N-M)级驱动单元的所述第五开关的所述第二端。
9.如权利要求3所述的栅极驱动电路，其特征在于，各所述频率信号包括多个依序产生的脉冲，且各所述频率信号的各所述脉冲依序轮流传送到各所述驱动单元。
10.如权利要求9所述的栅极驱动电路，其特征在于，分别传送至任两相邻的所述驱动单元的所述脉冲部分重叠。
【文档编号】G09G3/36GK104167188SQ201310182513
【公开日】2014年11月26日 申请日期:2013年5月16日 优先权日:2013年5月16日
【发明者】张宪政, 颜志扬 申请人:瀚宇彩晶股份有限公司