移位寄存器单元及栅极驱动装置制造方法
【专利摘要】公开了一种移位寄存器单元及栅极驱动装置。该移位寄存器单元包括：预充电模块，连接第一电压源和信号输入端，用于在信号输入端的输入信号的控制下将第一电压源的电压提供至第一节点，第一节点为预充电模块的输出节点；上拉模块，连接第一时钟信号端、信号输出端和第一节点，用于在第一节点的电压的控制下将第一时钟信号端的时钟信号提供给信号输出端；复位模块，连接第二电压源、复位信号端和第一节点，用于在复位信号端的输入信号的控制下将第二电压源的电压提供至第一节点；下拉模块，连接第三低电压源、第一时钟信号端、第二时钟信号端、第一节点和信号输出端，用于在移位寄存器单元的非工作时间内维持第一节点和信号输出端为低电平。
【专利说明】移位寄存器单元及栅极驱动装置
【技术领域】
[0001]本公开涉及液晶显示器领域，尤其涉及一种移位寄存器单元和栅极驱动装置。
【背景技术】
[0002]薄膜晶体管液晶显示器(TFT-1XD)广泛应用于生产生活的各个领域，在进行显示时，TFT-1XD通过驱动电路来驱动显示面板中的各个像素进行显示。TFT-1XD的驱动电路主要包括栅极驱动电路和数据驱动电路。其中，数据驱动电路用于依据时钟信号定时将输入的数据顺序锁存并将锁存的数据转换成模拟信号后输入到显示面板的数据线。栅极驱动电路通常用移位寄存器来实现，所述移位寄存器将时钟信号转换成开启/断开电压，分别输出到显示面板的各条栅线上。显示面板上的一条栅线通常与一个移位寄存器单元(即移位寄存器的一级)对接。通过使得各个移位寄存器单元依序轮流输出开启电压，实现对显示面板中像素的逐行扫描。像素的这种逐行扫描按照扫描方向可分为单向扫描和双向扫描。目前，在移动产品中，考虑到移动产品产能和良率的提升，通常要求能够实现双向扫描。
[0003]另一方面，随着平板显示的发展，高分辨率、窄边框成为发展的趋势。针对这一趋势，出现了 GOA (Gate Driver on Array,阵列基板栅极驱动)技术。GOA技术直接将TFT-1XD的栅极驱动电路集成制作在阵列基板上，由此来代替在面板外沿粘接的、由硅芯片制作的驱动芯片。由于该技术可以将驱动电路直接做在阵列基板上，面板周围无需再粘接IC和布线，减少了面板的制作程序，降低了产品成本，同时提高了 TFT-LCD面板的集成度，使面板实现窄边框和高分辨率。但是GOA技术存在固有的使用寿命及输出稳定性等方面的问题。在实际产品的GOA设计中，如何使用较少的电路元器件来实现移位寄存功能、并且减小输出端噪声以保持栅极驱动电路长期稳定工作，是GOA设计的关键问题。
【发明内容】
[0004]本公开提供了一种移位寄存器单元及栅极驱动装置，用以消除移位寄存器单元输出端的噪声，提高工作的稳定性。
[0005]根据本公开的一个方面，提供了一种移位寄存器单元，包括:预充电模块，连接第一电压源和信号输入端，配置为在来自信号输入端的输入信号的控制下将第一电压源的电压提供至第一节点，所述第一节点为预充电模块的输出节点；上拉模块，连接第一时钟信号端、信号输出端和所述第一节点，配置为在第一节点的电压的控制下将来自第一时钟信号端的时钟信号提供给信号输出端；复位模块，连接第二电压源、复位信号端和所述第一节点，配置为在来自复位信号端的输入信号的控制下将第二电压源的电压提供至所述第一节点；下拉模块，连接第三低电压源、第一时钟信号端、第二时钟信号端、所述第一节点和信号输出端，用于在所述移位寄存器单元的非工作时间内维持所述第一节点和信号输出端为低电平。
[0006]根据本公开的另一方面，提供了一种栅极驱动装置，包括多个串联的上述移位寄存器单元。其中，所述多个串联的移位寄存器单元中除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端均和与其相邻的下一个移位寄存器单元的信号输入端以及与其相邻的上一个移位寄存器单元的复位信号端相连，所述第一个移位寄存器的信号输入端输入巾贞起始信号，信号输出端与第二个移位寄存器的信号输入端连接，所述最后一个移位寄存器的信号输出端和与其相邻的上一个移位寄存器的复位信号端相连接。
[0007]本公开实施例提供的移位寄存器单元和栅极驱动装置通过在移位寄存器单元的非工作时间不断对第一节点和信号输出端进行放噪，使得所述第一节点和信号输出端在非工作时间内维持在低电平，从而提高了移位寄存器单元和栅极驱动装置的工作的稳定性。
【专利附图】
【附图说明】
[0008]图1示出了根据本发明实施例的移位寄存器单元的功能框图。
[0009]图2示出了根据本发明实施例的移位寄存器单元的具体电路结构图。
[0010]图3示出了根据本发明实施例的、由多个移位寄存器单元级联形成的栅极驱动装置的示意图。
[0011]图4示出了根据本发明实施例的移位寄存器单元进行正向扫描时的时序图。
[0012]图5示出了根据本发明实施例的移位寄存器单元进行反向扫描时的时序图。
【具体实施方式】
[0013]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0014]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的连接方式可以互换，因此，本发明实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除栅极之外的两极，而将其中一极称为漏极，另一极称为源极，并且按附图中的形态规定晶体管的上侧端为漏极、下侧端为源极。
[0015]图1示出了根据本发明实施例的移位寄存器单元的功能框图。如图1所示，该移位寄存器单元100包括:预充电模块101，连接第一电压源和信号输入端INPUT，配置为在来自信号输入端INPUT的输入信号的控制下将第一电压源的电压提供至第一节点PU，所述第一节点I3U为预充电模块的输出节点；上拉模块102，连接第一时钟信号端、信号输出端OUTPUT和所述第一节点PU，配置为在第一节点的电压的控制下将来自第一时钟信号端的时钟信号提供给信号输出端OUTPUT ;复位模块103，连接第二电压源、复位信号端RESET和所述第一节点PU，配置为在来自复位信号端RESET的输入信号的控制下将第二电压源的电压提供至所述第一节点PU ;下拉模块104，连接第三低电压源VGL、第一时钟信号端、第二时钟信号端、所述第一节点I3U和信号输出端OUTPUT，用于在所述移位寄存器单元100的非工作时间内维持所述第一节点PU和信号输出端OUTPUT为低电平。
[0016]图2示出了图1所示的移位寄存器单元的具体电路结构图。如图2所示，预充电模块101包括:第一晶体管M1，其栅极连接至信号输入端INPUT，漏极连接至第一电压源，源极连接至第一节点PU。
[0017]上拉模块102包括:第三晶体管M3，其漏极连接至第一时钟信号端，栅极连接至第一节点PU，源极连接至信号输出端OUTPUT ;以及第一电容Cl，连接在第一节点PU和信号输出端OUTPUT之间。
[0018]复位模块103包括:第二晶体管M2，其源极连接至第二电压源，漏极连接至第一节点PU，栅极连接至复位信号端RESET。
[0019]下拉模块104包括:第二电容C2，其一端连接至第一时钟信号端；第六晶体管M6，其源极连接至第三低电压源VGL，栅极连接至第一节点PU，漏极经由第二节点ro与第二电容C2的另一端相连接；放噪模块1041，连接至连接第三低电压源VGL、第二时钟信号端、第一节点PU、第二节点ro和信号输出端output，用于在移位寄存器单元100的非工作时间内对所述第一节点I3U和信号输出端OUTPUT放噪。
[0020]在所述下拉模块104中，通过第二电容C2和第六晶体管M6控制第二节点H)处电平的高低，由此控制放噪模块1041对第一节点I3U和信号输出端OUTPUT进行放噪。所述放噪模块1041可以采用各种适当的电子元器件来实现，例如如图2所示，作为一种示例性实现方式，放噪模块1041包括:第四晶体管M4，其栅极连接第二时钟信号端，漏极连接信号输出端OUTPUT，源极连接第三低电压源VGL ;第五晶体管M5，其栅极连接第二节点H)，漏极连接信号输出端OUTPUT，源极连接第三低电压源VGL ;第七晶体管M7，其栅极连接第二节点PD，漏极连接第一节点PU，源极连接第三低电压源VGL。
[0021]能够理解，图2中所示出的预充电模块101、上拉模块102、复位模块103、下拉模块104、放噪模块1041的具体电路结构仅仅是一种示例，各个模块也可以采用其他适当的电路结构，只要能分别实现各自的功能即可，本发明对此不做限制。
[0022]图3示出了根据本发明实施例的、由多个上述移位寄存器单元100级联形成的栅极驱动装置的示意图。
[0023]如图3所示，在栅极驱动该装置中，多个上述移位寄存器单元100串联连接，并且其中除第一个移位寄存器单元Rl和最后一个移位寄存器单元Rm外，其余每个移位寄存器单元Rn(l < η < m)的信号输出端OUTPUT均和与其相邻的下一个移位寄存器单元Rn+1的信号输入端INPUT以及与其相邻的上一个移位寄存器单元Rn-1的复位信号端RESET相连；所述第一个移位寄存器单元Rl的信号输入端INPUT输入帧起始信号STV，信号输出端OUTPUT与第二个移位寄存器单元R2的信号输入端INPUT连接；所述最后一个移位寄存器单元Rm的信号输出端OUTPUT和与其相邻的上一个移位寄存器单元Rm-1的复位信号端RESET相连接。
[0024]另外，如图3所示，在该栅极驱动装置中，相邻两级移位寄存器单元的第一时钟信号端输入的时钟信号互为反相，第二时钟信号输入端输入的时钟信号互为反相。例如移位寄存器单兀Rl的第一时钟信号输入端输入CLK信号,第二时钟信号输入端输入CLKB信号，移位寄存器单兀R2的第一时钟信号输入端输入CLKB信号，第二时钟信号输入端输入CLK信号，其中CLK信号和CLKB信号互为反相。
[0025]以下将参考图4和5对根据本发明实施例的上述移位寄存器单元100的具体工作过程进行描述。首先需要说明的是，根据本发明实施例的上述移位寄存器单元100能够进行双向扫描。其中，在进行正向扫描和反向扫描时，所述移位寄存器单兀的结构不发生改变，只是信号输入端和复位信号端的功能发生转变，从而使得预充电模块和复位模块的功能发生对调。具体的，当正向扫描时，第一电压源输出高电平信号VDD,第二电压源输出低电平信号VSS ;当反向扫描时,第一电压源输出低电平信号VSS,第二电压源输出高电平信号VDD,正向扫描时的信号输入端INPUT用作反向扫描时的复位信号端RESET,而正向扫描时的复位信号端RESET则用作反向扫描时的信号输入端INPUT。
[0026]首先结合图4所示的正向扫描时的时序图，对根据本发明实施例的移位寄存器单元在正向扫描时的具体工作过程进行描述。具体的，该工作过程包括以下5个阶段。
[0027]第一阶段Tl:移位寄存器单元(Rn)的信号输入端INPUT输入高电平信号，其中，该信号输入端INPUT的输入信号为上一级移位寄存器单元(Rn-1)的信号输出端OUTPUT的输出信号；响应于该高电平的输入信号，晶体管Ml导通，此时第一时钟信号端的时钟信号CLK为低电平，第一电压源VDD通过晶体管Ml对电容Cl充电，使得第一节点I3U点的电压被拉高；晶体管M6在PU点的高电位的驱动下导通，从而将第二节点H)点拉至低电平VGL，进而使得晶体管M5与M7截止；同时，第二时钟信号端的时钟信号CLKB为高电平(如图4所示，时钟信号CLKB与CLK反相)，使得晶体管M4导通，从而对信号输出端OUTPUT进行放噪，由此能够保证下一阶段在信号输出端OUTPUT的稳定的信号输出。
[0028]第二阶段T2:信号输入端INPUT的输入信号变为低电平，使得Ml关断，第一节点PU点继续保持高电位；此时第一时钟信号端的时钟信号CLK变为高电平，第一节点PU点的电压由于自举效应(bootstrapping)而被放大,也就是说，电容Cl与PU节点相连的一端的电位在第一阶段的基础上继续升高，第三晶体管M3保持导通状态，因此，第一时钟信号端输入的高电平信号经过第三晶体管M3传输至信号输出端OUTPUT，即向信号输出端OUTPUT传输驱动信号；另一方面，此时PU点为高电平，使得M6保持处于导通状态，导致M5和M7继续截止；同时，第二时钟信号端的时钟信号CLKB变为低电平，使得晶体管M4截止，从而避免了信号输出端OUTPUT输出的高电平信号被下拉至低电平VGL，保证了信号输出端OUTPUT的信号的稳定输出。
[0029]第三阶段T3:复位信号端RESET的输入信号变为高电平信号，其中该输入信号为下一级移位寄存器单元(Rn+Ι)的信号输出端的输出信号，晶体管M2导通，由此通过第二电压源VSS将PU点拉至低电平，进而使得晶体管M3截止，信号输出端OUTPUT不再传输驱动信号，即输出端OUTPUT关断；同时，第二时钟信号端的时钟信号CLKB变为高电平，使得M4处于导通状态，从而将输出信号端OUPUT复位至低电平VGL。
[0030]第四阶段:第一时钟信号端的时钟信号CLK变为高电平，由于此时点保持为低电平，M6处于截止状态，电容C2上的总电量Q = CV不发生改变，而电容量C为常量，因此响应于CLK变为高电平，通过电容C2使得ro点的被拉至高电平；响应于ro点为高电平，晶体管M5变为导通，从而实现对信号输出端OUTPUT放噪，同时晶体管M7也变为导通，从而实现对PU点放噪。通过这一阶段的放噪，使得主要是由时钟信号CLK产生的噪声电压得以消除，从而实现信号输出端OUTPUT的低电压输出，进而保证了信号输出的稳定性。
[0031]第五阶段:第一时钟信号端的时钟信号CLK变为低电平，由于此时点保持为低电平，M6处于截止状态，电容C2上的总电量Q = CV不发生改变，而电容量C为常量，因此响应于CLK变为低电平，通过电容C2使得ro点的被拉至低电平；响应于ro点为低电平，晶体管M5和M7变为截止；与此同时，第二时钟信号端的时钟信号CLKB变为高电平，使得晶体管M4变为导通，从而实现对信号输出端OUTPUT进行放噪。通过这一阶段的放噪，使得主要是由时钟信号CLK产生的噪声电压得以消除，从而实现信号输出端OUTPUT的低电压输出，进而保证了信号输出的稳定性。
[0032]之后，依次重复上述第四阶段和第五阶段，不断对移位寄存器单元的PU点和信号输出端进行放噪，直至下一帧到来所述移位寄存器单元接收到信号输入端INPUT的高电平信号后，重新执行上述第一阶段。
[0033]下面结合图5所示的反向扫描时的时序图，对根据本发明实施例的移位寄存器单元在反向扫描时的具体工作过程进行描述。具体的，该工作过程包括以下5个阶段:
[0034]第一阶段Tl:移位寄存器单元(Rn)的复位信号端RESET输入高电平信号，其中，该信号端输入RESET的输入信号为下一级移位寄存器单兀(Rn+Ι)的信号输出端OUTPUT的输出信号；响应于该高电平的输入信号，晶体管M2导通，此时第一时钟信号端的时钟信号CLK为低电平，第二电压源VDD通过晶体管Ml对电容Cl充电，使得第一节点I3U点的电压被拉高；晶体管M6在PU点的高电位的驱动下导通，从而将第二节点H)点拉至低电平VGL，进而使得晶体管M5与M7截止；同时，第二时钟信号端的时钟信号CLKB为高电平(如图4所示，时钟信号CLKB与CLK反相)，使得晶体管M4导通，从而对信号输出端OUTPUT进行放噪，由此能够保证下一阶段在信号输出端OUTPUT的稳定的信号输出。
[0035]第二阶段T2:复位信号端RESET的输入信号变为低电平，使得M2关断，第一节点PU点继续保持高电位；此时第一时钟信号端的时钟信号CLK变为高电平，第一节点PU点的电压由于自举效应(bootstrapping)而被放大,也就是说，电容Cl与PU节点相连的一端的电位在第一阶段的基础上继续升高，第三晶体管M3保持导通状态，因此，第一时钟信号端输入的高电平信号经过第三晶体管M3传输至信号输出端OUTPUT，即向信号输出端OUTPUT传输驱动信号；另一方面，此时PU点为高电平，使得M6保持处于导通状态，导致M5和M7继续截止；同时，第二时钟信号端的时钟信号CLKB变为低电平，使得晶体管M4截止，从而避免了信号输出端OUTPUT输出的高电平信号被下拉至低电平VGL，保证了信号输出端OUTPUT的信号的稳定输出。
[0036]第三阶段T3:信号输入端INPUT的输入信号变为高电平信号，其中该输入信号为上一级移位寄存器单元(Rn-1)的信号输出端的输出信号，晶体管Ml导通，由此通过第一电压源VSS将PU点拉至低电平，进而使得晶体管M3截止，信号输出端OUTPUT不再传输驱动信号，即输出端OUTPUT关断；同时，第二时钟信号端的时钟信号CLKB变为高电平，使得M4处于导通状态，从而将输出信号端OUPUT复位至低电平VGL。
[0037]第四阶段:第一时钟信号端的时钟信号CLK变为高电平，由于此时点保持为低电平，M6处于截止状态，电容C2上的总电量Q = CV不发生改变，而电容量C为常量，因此响应于CLK变为高电平，通过电容C2使得ro点的被拉至高电平；响应于ro点为高电平，晶体管M5变为导通，从而实现对信号输出端OUTPUT放噪，同时晶体管M7也变为导通，从而实现对PU点放噪。通过这一阶段的放噪，使得主要是由时钟信号CLK产生的噪声电压得以消除，从而实现信号输出端OUTPUT的低电压输出，进而保证了信号输出的稳定性。
[0038]第五阶段:第一时钟信号端的时钟信号CLK变为低电平，由于此时点保持为低电平，M6处于截止状态，电容C2上的总电量Q = CV不发生改变，而电容量C为常量，因此响应于CLK变为低电平，通过电容C2使得ro点的被拉至低电平；响应于ro点为低电平，晶体管M5和M7变为截止；与此同时，第二时钟信号端的时钟信号CLKB变为高电平，使得晶体管M4变为导通，从而实现对信号输出端OUTPUT进行放噪。通过这一阶段的放噪，使得主要是由时钟信号CLK产生的噪声电压得以消除，从而实现信号输出端OUTPUT的低电压输出，进而保证了信号输出的稳定性。
[0039]之后，依次重复上述第四阶段和第五阶段，不断对移位寄存器单元的PU点和信号输出端进行放噪，直至下一帧到来所述移位寄存器单元接收到复位信号入端RESET的高电平信号后，重新执行上述第一阶段。
[0040]从以上的描述可以看出，根据本发明实施例的移位寄存器单元在不工作期间不断对信号输出端OUTPUT和第一节点点进行循环放噪，使得移位寄存器单元除了输出驱动信号的工作时间，其信号输出端OUTPUT和PU点始终保持低电位，从而消除了输出端噪声、提高了工作稳定性，延长了使用寿命；同时，根据本发明实施例的移位寄存器单元中采用的晶体管较少，因而能够实现液晶显示器的窄边框设计。
[0041]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本【技术领域】的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
【权利要求】
1.一种移位寄存器单元，包括: 预充电模块，连接第一电压源和信号输入端，配置为在来自信号输入端的输入信号的控制下将第一电压源的电压提供至第一节点，所述第一节点为预充电模块的输出节点； 上拉模块，连接第一时钟信号端、信号输出端和所述第一节点，配置为在第一节点的电压的控制下将来自第一时钟信号端的时钟信号提供给信号输出端； 复位模块，连接第二电压源、复位信号端和所述第一节点，配置为在来自复位信号端的输入信号的控制下将第二电压源的电压提供至所述第一节点； 下拉模块，连接第三低电压源、第一时钟信号端、第二时钟信号端、所述第一节点和信号输出端，配置为在所述移位寄存器单元的非工作时间内维持所述第一节点和信号输出端为低电平。
2.根据权利要求1所述的移位寄存器单元，所述预充电模块包括: 第一晶体管，其栅极连接至信号输入端，漏极连接至第一电压源，源极连接至第一节点。
3.根据权利要求1所述的移位寄存器单元，所述复位模块包括: 第二晶体管，其源极连接至第二电压源，漏极连接至第一节点，栅极连接至复位信号端。
4.根据权利要求1所述的移位寄存器单元，所述上拉模块包括: 第三晶体管，其漏极连接至第一时钟信号端，栅极连接至第一节点，源极连接至信号输出端； 第一电容，连接在第一节点和信号输出端之间。
5.根据权利要求1所述的移位寄存器单元，所述下拉模块包括: 第二电容，其一端连接至第一时钟信号端； 第六晶体管，其源极连接至第三低电压源，栅极连接至第一节点，漏极经由第二节点与第二电容的另一端相连接； 放噪模块，连接至第三低电压源、第二时钟信号端、第一节点、第二节点和信号输出端，用于在所述移位寄存器单元的非工作时间内对所述第一节点和信号输出端放噪。
6.根据权利要求5所述的移位寄存器单元，所述放噪模块包括: 第四晶体管，其栅极连接第二时钟信号端，漏极连接信号输出端，源极连接第三低电压源； 第五晶体管，其栅极连接第二节点，漏极连接信号输出端，源极连接第三低电压源； 第七晶体管，其栅极连接第二节点，漏极连接第一节点，源极连接第三低电压源。
7.根据权利要求1-6中任一项所述的移位寄存器单元， 在正向扫描时，第一电压源输出高电平信号，第二电压源输出低电平信号； 在反向扫描时，第一电压源输出低电平信号，第二电压源输出高电平信号； 其中，正向扫描时的信号输入端用作反向扫描时的复位信号端，正向扫描时的复位端用作反向扫描时的信号输入端。
8.根据权利要求1-6中任一项所述的移位寄存器单元，其中所述第二时钟信号端的时钟信号与第一时钟信号端的时钟信号反相。
9.一种栅极驱动装置，包括多个串联的移位寄存器单元，每个所述移位寄存器单元包括: 预充电模块，连接第一电压源和信号输入端，配置为在来自信号输入端的输入信号的控制下将第一电压源的电压提供至第一节点，所述第一节点为预充电模块的输出节点； 上拉模块，连接第一时钟信号端、信号输出端和所述第一节点，配置为在第一节点的电压的控制下将来自第一时钟信号端的时钟信号提供给信号输出端； 复位模块，连接第二电压源、复位信号端和所述第一节点，配置为在来自复位信号端的输入信号的控制下将第二电压源的电压提供至所述第一节点； 下拉模块，连接第三低电压源、第一时钟信号端、第二时钟信号端、所述第一节点和信号输出端，用于在所述移位寄存器单元的非工作时间内维持所述第一节点和信号输出端为低电平， 其中所述多个串联的移位寄存器单元中除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端均和与其相邻的下一个移位寄存器单元的信号输入端以及与其相邻的上一个移位寄存器单元的复位信号端相连， 所述第一个移位寄存器单元的信号输入端输入帧起始信号，信号输出端与第二个移位寄存器单元的信号输入端连接，所述最后一个移位寄存器单元的信号输出端和与其相邻的上一个移位寄存器单元的复位信号端相连接。
10.根据权利要求9所述的栅极驱动装置，其中 相邻两级移位寄存器单元的第一时钟信号端输入的时钟信号互为反相，第二时钟信号端输入的时钟信号互为反相。
【文档编号】G09G3/36GK104240766SQ201410502733
【公开日】2014年12月24日 申请日期:2014年9月26日 优先权日:2014年9月26日
【发明者】古宏刚, 李小和, 李红敏, 邵贤杰, 姜清华 申请人:合肥京东方光电科技有限公司, 京东方科技集团股份有限公司