于在第一时钟信号端的控制下将输入信号端的信号提供给第一节点，在第二节点的控制下将第一参考信号端的信号提供给第一节点；第二节点控制模块用于在第三时钟信号端的控制下将第二参考信号端的信号提供给第二节点，在第一节点的控制下将第三时钟信号端的信号提供给第二节点；第一输出模块用于在第一节点的控制下将第二时钟信号端的信号提供给输出端，在第一节点处于浮接状态时稳定第一节点与输出端之间的电压差;第二输出模块用于在第二节点的控制下将第一参考信号端的信号提供给输出端。移位寄存器通过上述四个模块的相互配合，能够通过简单的结构实现移位输出的功能，从而可以降低生产成本。
[0046]下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
[0047]较佳地，在本发明实施例提供的上述移位寄存器中，如图2a至图3b所示，第一节点控制模块11包括:第一开关晶体管Ml和第二开关晶体管M2;其中，
[0048]第一开关晶体管Ml，其栅极与第一时钟信号端CKl相连，源极与输入信号端InpuM相连，漏极与第一节点A相连；
[0049]第二开关晶体管M2，其栅极与第二节点B相连，源极与第一参考信号端Vrefl相连，漏极与第一节点A相连。
[0050]在具体实施时，本发明实施例提供的上述移位寄存器中，当第一开关晶体管在第一时钟信号端的控制下处于导通状态时，导通的第一开关晶体管将输入信号端的信号提供给第一节点；当第二开关晶体管在第二节点的控制下处于导通状态时，导通的第二开关晶体管将第一参考信号端的信号提供给第一节点。
[0051 ]进一步地，在具体实施时，本发明实施例提供的上述移位寄存器中，如图2a和图3a所示，第一开关晶体管Ml和第二开关晶体管M2均为N型晶体管，或者，如图2b和图3b所示，第一开关晶体管Ml和第二开关晶体管M2均为P型晶体管，在此不作限定。
[0052]具体地，N型晶体管在其栅极电位为高电位时处于导通状态，在其栅极电位为低电位时处于截止状态;P型晶体管在其栅极电位为低电位时处于导通状态，在其栅极电位为高电位时处于截止状态。
[0053]以上仅是举例说明移位寄存器中第一节点控制模块的具体结构，在具体实施时，第一节点控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0054]较佳地，在本发明实施例提供的上述移位寄存器中，如图2a至图3b所示，第二节点控制模块12包括:第三开关晶体管M3和第四开关晶体管M4;其中
[0055]第三开关晶体管M3，其栅极与第三时钟信号端CK3相连，源极与第二参考信号端Vref 2相连，漏极与第二节点B相连；
[0056]第四开关晶体管M4，其栅极与第一节点A相连，源极与第三时钟信号端CK3相连，漏极与第二节点B相连。
[0057]在具体实施时，本发明实施例提供的上述移位寄存器中，当第三开关晶体管在第三时钟信号端的控制下处于导通状态时，导通的第三开关晶体管将第二参考信号端的信号提供给第二节点；当第四开关晶体管在第一节点的控制下处于导通状态时，导通的第四开关晶体管将第三时钟信号端的信号提供给第二节点。
[0058]进一步地，在具体实施时，本发明实施例提供的上述移位寄存器，如图2a和图3a所示，第三开关晶体管M3和第四开关晶体管M4均为N型晶体管，或者，如图2b和图3b所示，第三开关晶体管M3和第四开关晶体管M4均为P型晶体管，在此不作限定。
[0059]以上仅是举例说明移位寄存器中第二节点控制模块的具体结构，在具体实施时，第二节点控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0060]较佳地，在本发明实施例提供的上述移位寄存器中，如图2a至图3b所示，第一输出模块13包括:第五开关晶体管M5和第一电容Cl;其中，
[0061]第五开关晶体管M5，其栅极与第一节点A相连，源极与第二时钟信号端CK2相连，漏极与输出端Output相连；
[0062]第一电容Cl连接于第五开关晶体管M5的栅极与漏极之间。
[0063]在具体实施时，本发明实施例提供的上述移位寄存器中，当第五开关晶体管在第一节点的控制下处于导通状态时，导通的第五开关晶体管将第二时钟信号端的信号提供给输出端；当第一节点处于浮接状态时，由于第一电容的自举作用，第一节点的电位随着输出端的电位的改变而改变，从而使第一节点与输出端之间的电压差保持稳定。
[0064]进一步地，在具体实施时，本发明实施例提供的上述移位寄存器，如图2a和图3a所示，第五开关晶体管M5为N型晶体管，或者，如图2b和图3b所示，第五开关晶体管M5为P型晶体管，在此不作限定。
[0065]以上仅是举例说明移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0066]较佳地，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，第二输出模块14包括:第六开关晶体管M6;其中，
[0067]第六开关晶体管M6，其栅极与第二节点B相连，源极与第一参考信号端Vrefl相连，漏极与输出端Output相连。
[0068]在具体实施时，本发明实施例提供的上述移位寄存器中，当第六开关晶体管在第二节点的控制下处于导通状态时，导通的第六开关晶体管将第一参考信号端的信号提供给输出端。
[0069]进一步地，在具体实施时，本发明实施例提供的上述移位寄存器，如图2a所示，第六开关晶体管M6为N型晶体管，或者，如图2b所示，第六开关晶体管M6为P型晶体管，在此不作限定。
[0070]较佳地，为了稳定第六开关晶体管栅极的电压，在本发明实施例提供的上述移位寄存器中，如图3a和图3b所示，第二输出模块14还包括连接于第六开关晶体管M6的栅极与源极之间的第二电容C2。
[0071]以上仅是举例说明移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0072]需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideSemiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
[0073]较佳地，为了简化在本发明实施例提供的上述移位寄存器中，为了简化制作工艺，将所有开关晶体管的极性设计为相同。如图2a和图3a所示，所有开关晶体管(Ml、M2、M3、M4、M5和M6)均为N型晶体管，或如图2b和图3b所示，所有开关晶体管(Ml、M2、M3、M4、M5和M6)均为P型晶体管。
[0074]进一步地，在本发明实施例提供的上述移位寄存器中，如图2a和图3a所示，当所有开关晶体管(11』2、13』4、15和16)均为~型晶体管时，第一参考信号端￥代0的电位为低电位，第二参考信号端Vref2的电位为高电位;如图2b和图3b所示，当所有开关晶体管(M1、M2、M314、15和16)均为P型晶体管时，第一参考信号端Vrefl的电位为高电位，第二参考信号端Vref 2的电位为低电位。
[0075]下面结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以I表示高电位信号，O表示低电位信号，其中，I和O代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。
[0076]实施例一、
[0077]以图3a所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图3a所示的移位寄存器中，所有开关晶体管均为N型开关晶体管;第一参考信号端Vrefl的电位为低电位，第二参考信号端Vref2的电位为高电位;对应的输入输出时序图如图4a所示，具体地，选取如图4a所示的输入输出时序图中的第一阶段Tl、第二阶段T2、第三阶段T3、第四阶段T4和第五阶段T5五个阶段。
[0078]在第一阶段Tl，Input= O，CKl = O，CK2 = I，CK3 = I。
[0079]由于CK3= 1，第三开关晶体管M3导通，导通的第三开关晶体管M3将第二参考信号端Verf2的高电位信号提供该第二节点B，因此第二节点B的电位为高电位，并通过第二电容C2进行保持;第二节点B控制第六开关晶体管M6和第二开关晶体管M2导通，导通的第二开关晶体管M2将第一参考信号端Verfl的低电位信号提供给第一节点A，因此第一节点A的电位为低电位，并通过第一