专利名称：在半导体存储器件中提高刷新周期的制作方法
技术领域：
本发明涉及数据存储。
背景技术：
半导体随机存取存储器广泛用于电子计算应用中。在许多应用中，动态随机存取存储器(DRAM)器件由于具有高存储密度和低成本的特点而被优选。
图1示出一个单晶体管DRAM单元的电路图。该单元包括一个单元电容C，单元电容C存储对应于数据值的电荷。单元电容C通过一个场效应晶体管(FET)M1耦合到位线BL，并且FETM1的栅极连接到字线WL。
在该单元被读取前，位线BL的固有电容CBL被预充电到一个规定的电平。为了提取存储在单元电容C中的数据值，字线WL被拉高以驱动FETM1。该动作导致在单元电容C和固有电容CBL之间分享电荷。这种电荷分享导致位线BL上的电压根据存储在单元电容C的电荷从所述预充电平变化。感测放大器(未图示)检测和放大位线BL上的电压变化以提取和输出相应的数据值。
图1所示DRAM单元的一个缺点是由单元电容C存储的电荷的电平随时间降低(例如，由于非理想的隔离产生的漏电)。一旦电荷电平降低到某一点，使感测放大器不再能够准确地检测位线BL上的相应电压时，存储的数据值就丢失。因此，有必要时时刷新存储在单元电容中的电荷。
当一个DRAM单元被刷新时，存储的数据值不能被存取，也不能存储新的数据值。因此，对刷新动作的需求使包含DRAM器件的存储系统的性能受到限制。希望提高刷新操作之间的周期(“刷新周期”)，以便减小这种动作对存储系统性能的影响。
提高刷新周期还可以减小功耗。为了保持存储在它的DRAM器件中的信息，例如，电子装置即使在装置未使用时也进行刷新操作。在如便携式电话、个人数字助理或笔记本电脑这样的手持装置的情况下，用在进行DRAM刷新上的功率可占到装置整体待机功率损失的相当大的部分。通过减小在给定时间中进行的刷新操作的次数，提高刷新周期，可减小设备的待机功耗，并有助于延长一次电池充电使装置保持待机模式的时间。
在刷新操作之间获得更长时间的一种技术是提高单元电容C的电容量。然而，这种技术会提高单元电容C的尺寸，并且这样的提高的不希望的后果包括存储密度的减小和/或大幅度提高的电路面积。
在刷新操作之间获得更长时间的另一种技术是减小位线电容量对单元电容电容量的比值。通过在电荷分享时提高位线上电压变化的幅度，该技术可延长单元电容上的电荷可被检测的时间。不幸的是，该技术也包括提高单元电容的尺寸。希望不提高单元电容的尺寸而提高DRAM器件中的刷新操作之间的时间。
发明内容
在根据本发明的一个实施例的方法中，第一位线和第二位线被预充电。准许在单元电容和预充电的第一位线之间的电荷分享，并且所选择的被预充电的位线之一被偏置。例如，偏置一个位线可包括减小该位线的电位。偏置一个位线还可包括向耦合到所选择的位线的偏置电容提供电位。在电荷分享和偏置之后，第一和第二存储单元的位线的电位之间的差值被感测，感测电位之间的差值可包括放大电位之间的差值。
图1是单晶体管DRAM单元的示意图。
图2是一个包括一个单元阵列、一个感测放大器和一个预充电路的器件的方框图。
图3是一个预充电路的示意图。
图4是一个感测放大器的示意图。
图5是包括一个感测放大器的电路的示意图。
图6是图2所示器件的时序图。
图7是图2所示器件的时序图。
图8是根据本发明的一个实施例的器件的方框图。
图9是图8所示器件的时序图。
图10是图8所示器件的时序图。
图11是根据本发明的另一个实施例的器件的方框图。
图12是两个单元阵列的方框图。
图13是一个隔离电路的示意图。
图14是图11所示器件的时序图。
具体实施例方式
图2表示包括单元阵列110、感测放大器120以及预充电路130的DRAM器件的方框图。单元阵列110包括图1所示的两例单元单元1包括FETM1和单元电容C1，而单元2包括FETM2和单元电容C2。在一推荐实施例中，单元电容C1、C2的每一个都可制作成双端电容或沟状电容。在图2所示器件的另一实施例中，单元阵列110、感测放大器120以及预充电路130沿着位线BL1、BL2的串联连接可以按任何顺序。
在图2的器件的一个推荐应用中，相对FETM1、FETM2的单元电容C1、C2的底端连接到具有Vdd/2的值的电位。这种情况下，数据值可由单元电容通过存储电压Vdd(‘高电平’或数据‘1’)或电压Vss(‘低电平’或数据‘0’)而进入一个单元。在推荐实施例中，Vdd和Vss之间的差值可以大到3V、5V、9V或更高，或者小到1.5V或1V或更低。
如上所述，位线的固有电容在选择要读取的单元之前被预充电。图3示出适用于图2所示器件的预充电路130a的示意图。该电路包括三个串联连接的N沟道FETP1-P3，其中一个接点连接到每个位线。而串联电路的两端连接到具有电位Vblp的预充电信号PC。在一推荐应用中，Vblp具有Vdd/2的值。FETP1-P3的栅极连接在一起并且被连接到低电平驱动的预充电控制信号P。
图3所示的预充电路还可作为一个均衡器。本领域所公知的其他类型的预充电路也可用作替代预充电路130。
电荷分享后，在相应的位线上产生电压变化ΔV。由于存储在单元电容中的电荷非常小(一个单元电容C的电容量可低于100飞法)，所以检测存储的电压电平通常需要放大ΔV。图4示出适用于图2所示器件的感测放大器120a的示意图。感测放大器120a包括两个P沟道FETS1、S3，其串联连接的源极-漏极电路连接在位线BL1、BL2之间，并且它们的接点连接到高电平驱动的使能信号SA-P。感测放大器120a还包括两个N沟道FETS2、S4，其串联连接的源极-漏极电路连接在位线BL1、BL2之间，并且它们的接点连接到低电平驱动的使能信号SA-N。连接到各个位线的FET对的栅极被连接在一起并且连接到另一位线。
图4所示的感测放大器电路具有两个在位线BL1和BL2之间相对连接的CMOS反相器的特征。这样的电路还可看作锁存感测放大器的一种形式。其他形式的锁存感测放大器、以及其他类型的感测放大器电路，例如电流镜感测放大器，是本领域所公知的并且也可替作感测放大器120。
感测放大器120a的电路也可变更为如图5所示。该变更包括一个P沟道FETS5，其栅极连接到使能信号SA-P，其源极-漏极电路的一个端子连接到Vdd，而另一端子连接到P沟道FETS1、S3的源极-漏极电路的接点。该变更还包括一个N沟道FETS6，其栅极连接到使能信号SA-N，其源极-漏极电路的一个端子连接到Vss，而另一端子连接到N沟道FETS2、S4的源极-漏极电路的接点。
图6示出在图2所示的器件中一个推荐应用的时序图，其中，高的数据值被存储在阵列110的单元1。在DRAM器件的待机模式期间，预充电路130的控制信号P为高电平，而位线BL1、BL2的固有电容被预充到电位Vblp。在DRAM器件的动作模式期间，预充电控制信号P被拉低，导致位线BL1、BL2浮动。此时通过拉高字线WL1而选择单元1，从而驱动晶体管M1。
晶体管M1动作后，在单元电容C1和位线BL1(预充电的)的固有电容之间发生电荷分享。由于此例中单元电容C1存储高数据值，所以，电荷分享将位线BL1上的电压相比于参考位线BL2上的电压Vblp提高ΔV。通过分别将使能信号SA-P和SA-N拉高和拉低，感测放大器120被驱动，导致感测放大器120将位线BL1、BL2上的电压电平分别放大到Vdd和Vss。
图7示出在图2所示的器件中一个推荐应用的时序图，其中，低的数据值被存储在阵列110的单元1。由于此例中单元电容C1存储低数据值，所以，电荷分享将位线BL1上的电压相比于参考位线BL2上的电压Vblp降低ΔV。在驱动后，感测放大器120将位线BL1、BL2上的电压电平分别放大到Vss和Vdd。
由于单元电容上的电荷电平降低，所以电荷分享后在位线上产生的电压变化ΔV降低。如果电压变化ΔV下降到感测放大器120的感测极限以下，则电荷电平不再能被识别(即，不再能被感测放大器读出)，而存储的数据值丢失。
典型的，如图1所示的单元电容，相比保持一个高电荷电平(即对应于高电压或数据值)为可读电平，可保持低电荷电平(即对应于低电压或数据值)为可读电平一个更长的时间。例如，单元电容可保持一个低电荷电平为可读电平数秒钟，而同一单元电容可保持一个高电荷电平为可读电平仅几百毫秒或更短—有大致一个数量级的不同。
预先得知存储的信息是不现实的，而且在包括DRAM器件的存储系统中的刷新操作通常设计成周期性发生，其周期由最坏的情况决定。因此，习惯上使DRAM器件中的刷新操作之间的最长时间不要超过高电荷电平预料保持可读的最小周期，即使存储低电荷电平的单元预料可保持可读更长时间。
根据本发明的一个实施例的方法，提高高电荷电平的可读时间。在根据本发明的一个实施例的装置中，偏置电路配置成减小高电荷电平的可读时间和低电荷电平的可读时间的差值。
图8示出根据本发明的一个实施例的包含偏置电路140a的一个器件。偏置电路140a包括偏置电容BC1，其一端连接到位线BL1，而另一端连接到低电平驱动偏置信号B1，以及偏置电容BC2，其一端连接到位线BL2，而另一端连接到低电平驱动偏置信号B2。如图8所示，偏置电容BC1、BC2可各自构成为源极和漏极短接在一起的NMOS(N沟道金属氧化物半导体)FET。在其他实施例中，偏置电容BC1、BC2可构成为双端电容(例如沟状电容)。
在一推荐实施例中，偏置电容BC1、BC2构成为低VtNMOS FET。通过使MOSFET为偏置电容可获得的一个可能好处是使偏置电容增加到位线的电容量最小。对图8所示器件的另一好处包括与现有工艺的结合容易，例如在增加的工艺的难度和需要的电路重新设计的程度方面。但是，这些好处对本发明的实施不是主要的。
图9表示图8所示器件的时序图，其中，高数据值被从位线BL1上的单元中读出。在位线上的预充电荷被均衡后，并且在感测放大器被驱动前，对应于参考位线的偏置信号(这里，为对应于位线BL2的偏置信号B2)被拉低。其结果，位线BL2上的电压下降ΔVBIAS而低于Vblp，而位线之间的电压差从ΔV上升到ΔVH(其中ΔVH＝ΔV+ΔVBIAS)。尽管图9显示在字线WL驱动后偏置信号B2被拉低，但在另一实施例中，在字线WL驱动前和/或驱动期间偏置信号B2可被拉低。
图10表示图8所示器件的时序图，其中，低数据值被从位线BL1上的单元中读出。此时也同样，在位线上的预充电荷被均衡后，并且在感测放大器被驱动前，对应于参考位线的偏置信号(这里，为对应于位线BL2的偏置信号B2)被拉低。其结果，位线BL2上的电压下降ΔVBIAS而低于Vblp，而位线之间的电压差从ΔV下降到ΔVL(其中ΔVL＝ΔV-ΔVBIAS)。如上所述，在另一实施例中，在字线WL驱动前和/或驱动期间偏置信号B2可被拉低。期望选择ΔVBIAS的大小以使电压差ΔVL不会降到低于感测放大器的感测极限。
在现有的DRAM器件中，通常有像感测放大器和预充电路的电路由一个以上的单元阵列共享的情况。在根据本发明的另一实施例的器件中，偏置电路140a的一例也可被一个以上的单元阵列110共享。这种排列可包括将不被读出的阵列隔离。图11示出根据本发明的实施例的器件的方框图，包括两个单元阵列110L、110R以及隔离电路150L、150R。图12示出适用于图11所示器件的单元阵列110L、110R的推荐实施例的方框图，单元1-4每个包括各自的FETM1-M4以及各自的单元电容C1-C4。
图13示出适用于图11所示器件的隔离电路150a的示意图。隔离电路150a包括两个N沟道FETI1、I2，每个FET的源极-漏极电路串联连接到各自的位线BL1、BL2，而且两个FET的栅极连接到隔离信号I。在其他实施例中，通过适于隔离信号I的极性和/或值的相应变化，P沟道器件可用于取代(或附加于)图13所示隔离电路的N沟道器件。
图14表示图13所示器件的时序图，其中，高数据值被从单元阵列110L的单元1中读出。在预充电控制信号P驱动后，隔离电路150L的隔离信号IL被提升到一个提高的电压电平Vpp以选择单元阵列110L，而隔离电路150R的隔离信号IR被降至Vss以隔离单元阵列110R。在另外的实施例中，可在预充电之前驱动隔离信号IL、IR。存储在单元中的电荷电平的感测如上所述进行。
在图11所示器件的其他实施例中，沿着位线BL1、BL2的感测放大器120、预充电路130以及偏置电路140的串联连接可按任何顺序。尽管图11显示单元阵列110L和110R被耦合到不同的字线，但在另一实施例中，图14所示的定时可以不同，以支持用相同的字从单元110L和110R中读出不同的数据值。
希望向下偏置提供参考电位的位线而不是向下偏置分享电荷的位线。(取代或附加于向下偏置提供参考电位的位线，在另外的应用中，希望向上偏置分享电荷的位线。)根据本发明的另外实施例的方法包括选择要偏置的位线。
图11表示一个器件，其中两个字线耦合到每个位线。指定的，字线WL1和WL3耦合到位线BL1，而WL2和WL4耦合到位线BL2。实践中，可以扩展这样的结构，以便许多字线耦合到每个位线。在一个典型的DRAM器件中，例如，256或512条字线耦合到每个位线。(这些字线也可耦合到连接到其他单元阵列的其他位线。)对于连接到单元阵列110L和110R的两个位线BL1和BL2，每个字线被耦合到这两个位线的一个且仅一个上。因此，耦合到单元阵列的位线上的字线(可能许多)被分成两个不重叠的组耦合到位线BL1的字线，和耦合到位线BL2的字线。
当选择一个字线时，相应的单元被驱动并且在相应的位线上发生电荷分享。在根据本发明的另外实施例的装置或方法中，字线的选择被用于识别要偏置的位线。在图11所示的器件的例子中，如果字线WL2或字线WL4被选择，则位线BL1被向下偏置，而如果字线WL1或字线WL3被选择，则位线BL2被向下偏置。
所述实施例的随后描述可使本领域的任何技术人员可制造或使用本发明。可对本实施例进行各种变更，此处提供的在存储器件中利用偏置电路的基本原理也可应用于其他实施例。例如，本发明的实施例可部分或全部地在硬线电路或构成特殊用途集成电路的电路结构中实施。除了图1所示的单晶体管单元，根据本发明的实施例的器件还可构成本领域所公知的包括一个或更多DRAM单元的设计例如，三晶体管(3T)单元设计。
根据在此所述的本发明的实施例的器件可用于几种不同的DRAM形式，包括同步DRAM(SDRAM)，双数据率DRAM(DDR DRAM)以及RambusDRAM(RDRAM)。根据本发明的实施例的方法也可应用于存储非二进制数据值的DRAM器件(即，显示超过两种电平的数据值)。本发明的原理也可应用于嵌入DRAM的产品，例如嵌入图形控制器。因而，本发明不限于如上所示的实施例，而是与在此公开的原理和新颖特征一致的最大范围。
权利要求
1.一种数据存取的方法，所述方法包括对第一位线和第二位线预充电；准许在存储单元的一个电容和预充电的第一位线之间进行电荷分享；将预充电的第二位线偏置；以及在所述准许电荷分享之后，感测第一位线的电位和第二位线的电位之间的差值。
2.根据权利要求1的方法，其中，所述偏置包括改变第二位线的电位。
3.根据权利要求1的方法，其中，所述偏置包括减小第二位线的电位。
4.根据权利要求1的方法，其中，感测第一位线的电位和第二位线的电位的差值包括放大所述差值。
5.根据权利要求1的方法，其中，所述准许电荷分享包括向存储单元的一个晶体管的栅极提供一个电位。
6.根据权利要求1的方法，其中，所述偏置包括向耦合到第二位线的一个偏置电容提供一个电位。
7.一种数据存取的方法，所述方法包括选择一个字线；指定对应该字线的一个偏置信号；感测耦合到该字线的一个位线的电位和参考位线的电位之间的差值；其中，一个存储单元和位线之间的电荷分享作为所述选择一个字线的结果而发生，并且其中，参考位线的电位作为所述指定偏置信号的结果而被改变。
8.根据权利要求7的方法，其中，所述指定偏置信号在所述选择一个字线之后发生。
9.根据权利要求7的方法，其中，所述感测包括感测位线的电位和改变了的参考位线的电位之间的差值。
10.根据权利要求的方法，其中，参考位线的电位作为所述指定偏置信号的结果而被减小。
11.一种数据存取的方法，所述方法包括对第一位线和第二位线预充电；准许在存储单元的一个电容和预充电的第一位线之间进行电荷分享；将所选择的预充电的位线之一偏置；以及在所述准许电荷分享和所述偏置之后，感测第一位线的电位和第二位线的电位之间的差值。
12.根据权利要求11的方法，其中，所述偏置包括改变所选择的位线的电位。
13.根据权利要求11的方法，其中，所述偏置包括向耦合到所选择的位线的一个偏置电容提供一个电位。
14.一种存储器件，包括预充电电路，配置成对一个位线和一个参考位线预充电；存储单元，配置成与该位线分享电荷；偏置电路，配置成改变该参考位线的电位；以及感测放大器，配置成感测该位线的电位和该参考位线的电位之间的差值。
15.根据权利要求14的存储器件，其中，存储单元包括一个场效应晶体管和一个电容。
16.根据权利要求14的存储器件，其中，存储单元被耦合到一个字线，并进而配置成在该字线的电位的预定改变之后与位线分享电荷。
17.根据权利要求14的存储器件，其中，偏置电路配置成减小该参考位线的电位。
18，根据权利要求14的存储器件，其中，偏置电路包括耦合到参考位线一个偏置电容。
19.根据权利要求14的存储器件，其中，偏置电容包括具有低阈值电压的一个金属氧化物半导体场效应晶体管。
20.根据权利要求19的存储器件，其中，金属氧化物半导体场效应晶体管的阈值电压的大小为小于三百毫伏。
21.根据权利要求14的存储器件，其中，偏置电容包括具有低阈值电压的一个N沟道金属氧化物半导体场效应晶体管。
22.根据权利要求21的存储器件，其中，金属氧化物半导体场效应晶体管的阈值电压的大小为小于三百毫伏。
23.根据权利要求14的存储器件，还包括第二存储单元，配置成与位线分享电荷；第一隔离电路，配置成将存储单元与感测放大器隔离；以及第二隔离电路，配置成将第二存储单元与感测放大器隔离。
全文摘要
在根据本发明的一个实施例的方法中，一个参考位线被偏置并且一个DRAM单元的刷新周期提高。在这样的方法的一个例子中，参考位线的偏置包括提供一个预定的偏置电压。在根据本发明的一个实施例的存储器件中，一个偏置电路包括一个连接到一个位线的偏置电容并被配置成接收一个偏置信号。
文档编号G11C11/406GK1639797SQ03804870
公开日2005年7月13日 申请日期2003年1月10日 优先权日2002年1月11日
发明者金鼎笔 申请人:海力士半导体有限公司