专利名称：半导体存储器和高速缓存器的制作方法
技术领域：
本发明涉及一种集成了存储器的半导体集成电路，进而，涉及与CPU(中央处理器)那样的逻辑电路一起，将大容量存储器集成到一个芯片上的半导体集成电路，例如，涉及应用同CPU和第一级高速缓冲存储器(以下简称高速缓存)一起，装载于同一芯片上的混装DRAM有效的技术。
背景技术：
目前，已提供将大容量存储器和大规模逻辑电路，集成到一个芯片上的半导体集成电路。这样的半导体集成电路中，为了提高存储器与逻辑电路之间的数据处理能力，增加连接存储器与逻辑电路的总线，如128位总线，是容易的，与驱动芯片外部的输入输出脚的情况比较，具有抑制有关数据输入输出的功率消耗，进行高速数据传输的优点。
作为上述大容量存储器，可以使用多存储体(multi-bank)的DRAM(Dynamic Random Access Memory动态随机采取存储器)。在多储存体的DRAM中，在每个存储体里都设置读出放大器，用字线选择动作，仅仅切换列开关就可以依次高速输出。因而，同一页(同一字线地址)内的连续地址的存取就可以高速化。可是，要是对不同的页进行存取(发生页未命中)，则因位线预充电等会使存取变慢。
进而，上述多存储体DRAM，在一定条件下，也可能隐藏页未命中。即，向某一存储体发出读出或写入指令使之动作时，接着如果利用与其不同的其它存储体(memory bank)的话，也可以把预激活指令送给该其它存储体，使字线选择动作超前进行。这样一来，当然CPU必须以这样的地址顺序进行存取，实质上是CPU的动作程序等不可能按全部安排进行。
并且，在半导体集成电路中，除上述大容量存储器和CPU等大规模逻辑电路外，还有混装高速缓存的大规模逻辑电路。它是采用高速缓存来缓和大容量存储器与CPU之间动作速度不同的办法，以CPU高速数据处理为目标的大规模逻辑电路。即，在大容量存储器保存的数据内，把CPU将要使用的一部分数据和其近旁数据保持在高速的高速缓存中。但是，用CPU的存储器存取，命中了高速缓存的期间虽然可行，但是一旦发生未命中，由于向大容量存储器进行存取，因此限制了CPU的数据处理速度。
还有，有关多存储体DRAM，作为现有记载文献的例子，有特开平10-65124号公报(对应于US专利申请No.08/813,900，提出于March 7，1997以及该申请No.08/813,900的后续申请，US专利申请No.08/188,367，提出于Nov.10，1998，这里请一并参考其全部公开内容)。
如上述的那样，即使是多存储体DRAM，按照存取地址的序号也不一定限于所谓隐藏页未命中，对于多存储体DRAM，即使设有高速缓存，若发生高速缓存未命中，情况也是完全相同的。因此，由发明人发现，有必要进一步改善多存储体DRAM的存储器存取速度。
发明内容
本发明的第一目的在于，使具有多存储体的存储器的快速存取，即，使字线与其以前的存取不同的高速化读取。
本发明的第二目的就是，对于具有多存储体的存储器设有高速缓存的情况下，起因于该高速缓存的高速缓存未命中，而进行高速缓存项(entry)的复位(replace)和回写时，就要使可并行动作的多存储体的存储器的动作效率不致降低。也就是，要进行回写，把高速缓存行的数据写入具有多存储体的存储器中的动作时，应写入到与上述同样的高速缓存行中，在从具有多存储体的存储器读出新的高速缓存数值数据的动作期间，使相当于地址信号之中的变址地址的地址信息变成相同。如把变址地址的信息变换成存储体选择用地址信息，则由于将相互变址地址配置在同一的地址中的数据，被配置在同一存储体内，故必须对同一存储体进行复位高速缓存行的读出动作和回写的写入动作，用不同的存储体不能有效地进行双方的动作。
本发明的第三个目的就是，在多个混装有多存储体的宏存储器的半导体集成电路中，可以对于宏存储器(memory macro)不相干扰的多个存取请求，使一方的存取不闭塞另一方的存取的非闭塞的多路存取。
本发明的第四个目的在于，使对于具有以高速缓存行为字线单位的多存储体的DRAM的数据改写有效化。即，据发明人发现，当高速缓存行为改写单位时，与通常的DRAM一样，通过字线选择动作，等待把位线上读出的存储信息锁存于读出放大器的信息，不必进行施加写入数据的非破坏性写入。
本发明的上述和其它目的及新的特征，通过本说明书的记述和附图，将变得更清楚。
本发明的实施例中的主要特征包括下列特征。
《1》下一个地址先行发生(self-prefetching自预取)使用多存储体构成的宏存储器，将数据保持在各个宏存储器内，当存取命中该保持数据时，借助于该读出放大器输出锁存的数据，故可使宏存储器的快速存取高速化。即，把各个存储体作为读出放大器高速缓存功能。为了进一步提高这种读出放大器高速缓存的命中率(对于读出放大器的数据的命中率)，在对存储体进行存取后，先行发生其下一个地址(加上规定的位移地址)，把先行发生地址的数据预先读出到另一个存储体的读出放大器中。之所以把先行发生的对象作为下一个地址，是基于将CPU的动作程序或一组处理数据变换成线性地址作为基本的经验规律。
实现上述下一个地址先行发生的半导体集成电路，具有宏存储器(5Ma～5Md)和地址控制电路(4)。上述宏存储器是，存储体地址具有各个被分配的多个存储(器)体(Bank1～Bank4)；各个存储体具有，根据行地址信号(R-ADD)选择字线(WL)，从所选择字线的存储单元，可将读出的存储信息锁存到位线(WL)上的读出放大器(53)；根据列地址信号(Ys0～Ys7)选择位线，使所选择的位线与宏存储器的数据线(GBL)导通。上述存取控制电路具有可使每个存储体动作的指令和地址信号的输出装置(44)；响应已锁存于上述读出放大器的数据后的存取请求，可决定在上述数据线上输出的命中判定装置(43)；接着对来自外部的存取地址的宏存储器的存取控制，对该来自外部的存取地址，先行发生具有规定位移的存取地址，把该先行发生的地址数据，从宏存储器的存储单元预先读出到读出放大器中的地址先行发生装置(self-prefetching unit自预取装置)(42)。
先行发生地址必须是与其前的存取对象不同的存储体的地址。如果是同一存储体，则对在前的存取，就变成不能利用读出放大器高速缓存的功能。因此，对由外部来的存取地址，具有上述规定的位移存取地址被认为是，指定与由上述外部来的存取地址指定的存储体不同的存储体的存取地址。若换个观点来说，则上述输出装置输出的地址信号，被变换为列地址信号(C0～C2)的高位侧存储地址信号(B0～B3)，而行地址信号(R0～R7)变换为存储地址信号的高位侧行地址，当假定列地址信号的位数为i时，则上述规定的位移为，从列地址信号的最低位位数起2的i次乘方。
其中，用于上述读出放大器高速缓存功能的命中判定装置，可以这样构成具有比较装置(432A、432B)，用于检出由外部供给的存取地址与上述读出放大器保存的存储信息的存取地址之间的一致，或不一致。上述指令和地址信号的输出装置可以这样构成响应由上述比较装置而产生的不一致检出，用外部来的存取地址，指示在所指定的宏存储器中存储体、字线和位线的选择动作，响应由上述比较装置而产生的一致检出，用外部来的存取地址，抑制在所指定的宏存储器中字线选择动作，而指示存储体和位线的选择动作。
《2》第2级高速缓存的地址对准调整将CPU(1)连接到上述存取控制电路(4)，把设置相关的地址变换式的第1级高速缓存(2)连接到上述CPU和存取控制电路时，可以作为该读出放大器高速缓存功能的第2级高速缓存(6)的位置，安装上述存取控制电路和上述宏存储器。全部这些作为多片的数据处理系统构成为宜。引起上述1级高速缓存的高速缓存未命中，随着高速缓存未命中行的复位(replace)的同时，有必要将该高速缓冲存储器行的回写。这时，1级高速缓存的高速缓存未命中的高速缓存行的数据，回写到第2级高速缓存中的动作，则在把未命中的高速缓存行和应复位的高速缓存项目数据从第2级高速缓存读出的动作的期间，对第1级高速缓存的变址寻址变成相同。如果第2级高速缓存的存储体地址信息和第1级高速缓存的变址寻址信息为相同，则相互变址寻址同一的地址数据，变成为在第2级高速缓存中被配置到同一存储体中，故对于同一的存储体，不能进行用于使高速缓存行复位的读出动作和用于回写的写入动作，不可能用不同的存储体，有效地进行双方的动作。
在这里，上述存取控制电路中，设有变更由外部供给的存取地址信号的位排列，输出给宏存储器的地址对准调整装置(41)。例如地址对准调整装置，把与分配给从上述CPU供给的地址信号之中的变址寻址的多个地址位的排列不同的排列，分配给上述存储体的变址寻址。因此，当用第1高速缓存的高速缓存未命中的高速缓存引入线进行复位时，就可以使具有多个存储体的存储动作效率不会降低。
换个观点来看，上述地址对准调整装置就是用由上述CPU供给的地址信号之中的至少作为上述第1级高速缓存的变址寻址，变更所用的地址信息的全部或一部分的排列，分配给上述存储体的存储体地址。例如，上述地址对准调整装置，使作为由上述CPU供给的地址信号之中的上述第1级高速缓存的变址寻址所用的地址信息的一部分作为特征地址所用的地址信息的一部分进行调换，分配给上述存储体的存储体地址。
作为上述地址对准调整装置的地址校准的其它例子，可以把作为由上述CPU供给的地址信号之中的上述第1级高速缓存的特征地址的至少低位的2位，分配给指定上述存储体的地址和指定给宏存储器的地址，或者分配给其任何一方。或者可以把作为由上述CPU供给的地址信号之中的上述第1级高速缓存的变址寻址的至少低位的2位，分配给指定上述存储体的地址和指定给宏存储器的地址，或者分配给其任何一方。而且，也可以把作为由上述CPU供给的地址信号之中的上述第1级高速缓存的变址寻址的至少低位的2位，分配给列地址。
作为上述地址对准调整装置，可以包括将地址信息的排列变更作成可变的开关电路(411)和可以锁存用于决定上述开关电路的开关状态的控制信息的控制寄存器(410)，通过上述CPU，构成可存储的上述控制寄存器。与上述地址校准不同，对于连续的地址，出现作为指定同一存储体的频度不同。在高速缓存行的复位中以相互接近的变址寻址选择同一存储体的频度若高，则读出放大器高速缓存功能的命中率在相互很近的地址进行存取的信息就相当低，相反，在高速缓存行的复位中，以相互接近的变址寻址，选择不同存储体的频度如高，则读出放大器高速缓存功能的命中率在相互很近的地址进行存取的信息变得相当高。选择哪一方有利，取决于数据或命令的地址变换，根据应用系统，就可以选择地址对准调整装置。
假如使结构简化作为首要要求，则作为地址对准调整装置，可以采用由金属操作固化地址校准的布线。
《3》宏DRAM(DRAM macro)构成的第2级高速缓存的破坏性写入通常在DRAM中，在进行数据写入的情况下，由于一度从存储单元，把数据读出到读出放大器里，故写入此一部分。即，进行非破坏性写入。在把宏DRAM的读出放大器高速缓存功能用作第2级高速缓存的情况下，由于以字线单位进行数据的管理，就没有进行非破坏性写入的必然性。在这里，当写入的时候，由于不进行读出放大器的读出动作，与字线的上升同时，或此后不久，从写入放大器开始传送写入数据到位线上，高速写入1条字线部分的数据。
实现上述破坏性写入的高速缓存，有宏DRAM(5Ma～5Md)和存取控制电路(4)。上述宏DRAM就是具有各自分配存储体地址的多个存储体(Bank1～Bank4)；各存储体按照行地址信号(R-ADD)选择字线(WL)，并具有可从所选择的字线上的存储单元，把读出的存储信息锁存到位线上的的读出放大器(53)；按照列地址信号(C-ADD)选择位线(BL)，使所选择的位线与宏DRAM的数据线(GBL)导通。上述存取控制电路具有可使每个存储体动作的指令和地址信号的输出装置(44)；以及响应随后的存取请求，可将已经锁存于上述读出放大器中的数据，输出到上述数据线上的命中判定装置(43)。上述存储体具有从字线选择，在第1定时使读出放大器激活的第1动作方式和从字线选择，在比上述第1定时还迟来的第2定时使读出放大器激活的第2动作方式。上述第1动作方式为破坏性写入，上述第2动作方式为刷新方式。把上述高速缓存作为第2级高速缓存，使用与之对应的第1级高速缓存和CPU来构成数据处理系统。
《4》非竞争宏存储器的并行存取在多个混装有多存储体的宏存储器的半导体集成电路中，对宏存储器非竞争的多个存取请求，可使得一方的存取不会闭塞另一方存取的非闭塞多路存取。实现该多路存取请求的存储器(6)具有有第1存取口(PT1)和第2存取口(PT2)的存取控制电路(4)，以及通过数据线(9DBa～9DBd)分别连接到上述存取控制电路的多个宏存储器(5Ma～5Md)。上述宏存储器具有各自分配存储体地址的多个存储体(Bank1～Bank4)，各存储体具有，根据行地址信号(R-ADD)，选择字线(WL)从所选择的字线的存储单元，可把读出后的存储信息锁存到位线(BL)中的读出放大器(53)，按照列地址信号(C-ADD)选择位线，使所选择的位线与宏存储器的上述的数据线(GBL)导通。上述存取控制电路具有可分别选择通过第1存取口进行存取宏存储器和通过第2存取口进行存取宏存储器的选择器(540R、541R、542R、543R)；当使用通过第1存取口进行存取和通过第2存取口进行存取不同的宏存储器时，容许来自双方的存取口的并行存取的优先存取判定装置(40)；可以对全部宏存储器的每个存储体中进行动作的指令和地址信号的输出装置(44)；以及响应随后的存取请求，可把已锁存于上述读出放大器数据输出到数据线上的命中判断装置(43)。
为了竞争宏存储器的优先控制，上述优先存取判定装置可以这样构成，以致当通过第1存取口的存取和通过第2存取口的存取是使用同一的宏存储器的存取时，使预定的优先度高的一方存取口的动作优先。
并且，上述第1存取口和上述第2存取口之中的哪个口或其两个口，可以具有SRAM接口功能。从地址输入到数据输出的等待时间随存取状况而变动。与此相反，与等待时间为固定的接口比较，在上述第1存取口和第2存取口中，采用可输出从地址输入到数据输出期间的等待信号等的SRAM接口的方式是简单的。
使用了上述存储器(6)的数据处理系统具有该存储器(6)；连接于上述存储器的第1存取口的第1地址总线(6AB)和第1数据总线(10DB)；连接于上述存储器的第2存取口的第2地址总线(11AB)和第2数据总线(11DB)；连接于上述第1地址总线和第1数据总线的CPU(1)；以及连接上述第2地址总线和第2数据总线的总线接口电路(3)。
并且，使用了上述存储器的数据处理系统具有该存储器(6)；连接于上述存储器的第1存取口的第1地址总线(6AB)和第1数据总线(10DB)；连接于上述存储器的第2存取口的第2地址总线(11AB)和第2数据总线(11DB)；连接于上述第1地址总线和第1数据总线的CPU(1)和第1级高速缓存(2)；以及具有连接上述第2地址总线和第2数据总线的总线主控(7)，对于上述第1级高速缓存，上述存储器成为第2级高速缓存。
图1是作为应用本发明的半导体集成电路一例的CPU/DRAM混载LSI(系统LSI)的框图。
图2示出图1的宏DRAM一例的框图。
图3示出DRAM存储体和整体位线之间的连接构成一例的电路图。
图4示出存取优化器一例的框图。
图5示出第1级高速缓存基本构成一例的框图。
图6示出可与第1级高速缓存比较，采用多个宏DRAM的读出放大器高速缓存功能的逻辑构成框图。
图7示出地址先行发生动作一例的定时图。
图8示出考虑地址先行发生时的命中判断电路一例的框图。
图9在地址对准调整电路不进行地址校准的状态，供给第1级高速缓存上的CPU的输出地址信号与供给宏DRAM上的存取优化器的输出地址信号之间的对应关系一例的说明图。
图10示出借助于地址对准调整电路的地址校准所得的CPU示出地址信号与存取优化器的输出地址信号之间对应的第1例说明图。
图11示出借助于地址对准调整电路的地址校准所得的CPU示出地址信号与存取优化器的输出地址信号之间对应的第2例说明图。
图12示出地址对准调整电路一例的框图。
图13示出未进行如图9所示的地址对准调整时，在顺序地存取CPU地址空间的情况下，进行字线选择动作的DRAM存储体顺序的说明图。
图14示出进行如图10所示的地址对准调整时，在顺序地存取CPU地址空间的情况下，进行字线选择动作的DRAM存储体顺序的说明图。
图15示出进行如图11所示的地址对准调整时，在次序地存取CPU地址空间的情况下，进行字线选择动作的DRAM存储体次序的说明图。
图16示出数据缓冲电路一例的框图。
图17示出发生使用同一DRAM存取竞争场合的优先存取判定和因此而产生的存取动作控制顺序一例的定时图。
图18A-18D示出按照优先存取判定结果的宏DRAM的动作定时的几个例子的定时图。
图19示意性地示出从非竞争的宏DRAM的非闭塞多路存取的观点出发的系统LSI的另一例框图。
图20示出作为破坏性写入方式一例的直接脉冲写入方式的动作一例的定时图。
图21示出刷新方式动作一例的定时图。
图22示出对1条字线部分的写入，假定进行非破坏性写入时的动作定时的比较例定时图。
具体实施例方式
优选实施例的详细说明《系统LSI》图1中示出了应用本发明的半导体集成电路一例的CPU/DRAM混载的LSI(也称为系统LSI)。同图所示的系统LSI，没有特别限于此，而是通过CMOS(Complementary Metal OxideSemiconductor互补金属氧化物半导体)制造技术，在如单晶硅那样的1个芯片上，作为集成大规模逻辑电路一例的CPU 1、第1级高速缓存2、外部总线接口电路3、存取优化器4，以及作为大容量存储器一例的多个宏DRAM(多存储体的DRAM)5Ma～5Md。上述宏DRAM5Ma～5Md，由各自具有共用总位线的的多个的DRAM存储体(存储体)的多存储体DRAM而构成，每一个DRAM存储体具有把读出放大器用作刷新的读出放大器高速缓存功能，对已命中读出放大器的数据的存取，可以不进行字线选择动作而能高速输出数据。读出放大器高速缓存的命中判定和宏DRAM 5Ma～5Md的控制，由上述存取优化器4进行。
对上述CPU 1虽然没有特别限制，但是一般认为是所谓32位CPU，规定数据运算处理单位原则上为32位。而且，对CPU 1虽然没有特别限制，但是可用32位地址信号，管理4千兆字节的地址空间。
上述CPU 1和第1级高速缓存2，分别用32位内部数据总线6DB和内部地址总线6AB进行连接，第1级高速缓存2和外部总线接口电路3各自用32位内部数据总线7DB和内部地址总线7AB进行连接。外部总线接口电路3，各自通过32位外部数据总线8DB和外部地址总线8AB，成为外部接口。各个控制信号总线省略图示。
上述宏DRAM 5Ma～5Md被变换成CPU 1的地址空间，因而借助于读出放大器高速缓存功能，用作第2级高速缓存。宏DRAM5Ma～5Md，各自通过128位的存储器数据总线9DBa～9DBd，进行存取优化器4与数据之间的输入输出，由存取优化器4通过总线9ACB供给地址信号和指令等。
上述存取优化器4，通过第1存取口PT1，成为CPU 1和第1级高速缓存2的接口。而且，存取优化器4，通过外部总线接口电路3，具有成为系统LSI外部接口的第2存取口PT2。第1存取口PT1，经由上述地址总线6AB，输入来自CPU 1的地址信号，在与第1级高速缓存2之间，通过128位数据总线10DB，进行数据的输入输出。第2存取口PT2，通过32位地址总线11AB和数据总线11DB，连接到上述外部总线接口电路3上。
在系统LSI中，若CPU 1将地址信号输出到地址总线6AB上进行读存取时，则响应该信号，第1级高速缓存2开始命中判定等的高速缓存动作。与之并行进行存取优化器4也开始读出放大器高速缓存的命中判定等。第1级高速缓存2是由SRAM(Static Rondom AccessMemory静态随机存取存储器)构成的小容量高速存储器，宏DRAM5Ma～5Md与其相比，即使是大容量的，一般也变得存取速度低的存储器。因此，高速缓存的判定，一般使第1级高速缓存2超前。若第1级高速缓存2为高速缓存命中，则抑制来自存取优化器4的宏DRAM5Ma～5Md的读出数据的输出，需要的数据从第1级高速缓存2经由数据总线6DB送给CPU 1。当高速缓存未命中时，第1级高速缓存2，使必要的数据经由数据总线10DB，从宏DRAM 5Ma～5Md送给CPU1。这时，从宏DRAM 5Ma～5Md送给第1级高速缓存2的数据是128位，第1级高速缓存2，用地址信号的低位侧，取出32位，把它送给CPU 1。第1级高速缓存2与此同时，为了进行遇到未命中的高速缓存行的填充，向该高速缓存行写入上述128位的数据。这时，当该高速缓存行保持全部回写有效的数据时，则超前向高速缓存填充，进行将高速缓存行的数据写入到宏DRAM 5Ma～5Md的对应地址中。
在CPU 1的写存取的情况下，第1级高速缓存2若为高速缓存命中，则向该高速缓存2进行写入。若为高速缓存未命中，则向宏DRAM5Ma～5Md的对应地址进行写入。通过总线10DB向宏DRAM5Ma～5Md进行写入。
在系统LSI中混载的宏DRAM 5Ma～5Md与LSI外部之间的数据传送，通过外部总线接口电路3和总线11DB、11AB来进行。这时的存取控制，可以用配置于LSI外部而图中未示出的DMAC(DirectMemory Access Controller直接存储器存取控制器)等来进行。
在上述系统LSI中，采用在作为大规模逻辑电路的CPU 1与作为大容量存储器的宏DRAM 5Ma～5Md之间配置高速缓存2，通过高速缓存2，以缓和大容量存储器5Ma-5Md与CPU 1之间的动作速度的差别，而实现CPU 1的高速数据处理。而且，为了提高DRAM5Ma-5Md与第1级高速缓存2之间的数据处理能力，增加连接两者的数据总线10DB，如128位，从而实现高速数据传输。
《宏DRAM》图2中示出上述宏DRAM 5Ma的一个例子。在图2中，1个的DRAM 5Ma具有，例如4个DRAM存储体Bank1～Bank4。各个DRAM存储体Bank1～Bank4具有存储单元阵列50、行/列译码器51、列选择电路52、读出放大器阵列53及定时发生器54。存储单元阵列50具有矩阵方式配置的多个动态型存储单元，存储单元的选择端子连接到字线WL，存储单元的数据输入输出端子连接到各局部位线BL，各个局部位线BL全部有1024位部分。与局部位线BL的各位对应，设有读出放大器。把全部这些读出放大器总称为读出放大器阵列53。列选择电路52，根据列地址信号，从1024位的局部位线BL，选择128位部分的局部位线BL。用列选择电路52所选择的128位部分的局部位线，与128位部分的总位线GBL导通。位线选择信号和列选择电路的选择信号，由上述行、列译码器产生。128位部分的总位线通过设于各个位上的主放大器连接到上述数据总线9DBa。把这些主放大器总称为主放大器阵列。
从存取优化器4通过地址、指令总线9ACB，把存储体选择信号B-ADD、行地址信号R-ADD、列地址信号C-ADD、列指令CC、行指令信号CR、以及写入启动信号WE等供给到各DRAM存储体Bank1～Bank4上。
特别不限于此的是，将上述得到的这些信号，通过共同的信号线供给各DRAM存储体Bank1～Bank4。上述存储体选择信号B-ADD是2位的存储体地址信号的译码信号，也是各DRAM存储体Bank1～Bank4中固有的选择信号。因此，对于2位的存储体地址信号，选择1个DRAM存储体。DRAM存储体Bank1～Bank4，可采用通过对应的存储体选择信号来选择存储体的办法使之动作。在变成可动作的DRAM存储体中，其它输入信号R-ADD、C-ADD、CC、CR、WE等也变成有效。
定时发生器54，采用通过存储体选择信号B-ADD进行选择的办法，变为可接受行指令信号CR或列指令CC。行指令信号CR具有与通用DRAM的RAS(行地址选通脉冲)信号同样的功能，一旦使之启动，就取入行地址信号R-ADD，对它进行译码，并进行字线选择动作，因此将位线上所读出的1条字线部分的存储单元的数据，锁存到读出放大器阵列53的读出放大器中。上述列指令CC具有与通用DRAM的CAS(列地址列选通脉冲)信号同样的功能，一使之启动，就取入列地址信号C-ADD，对它进行译码，进行列开关阵列52的字线选择动作，因此将所选择的128位部分的局部位线BL与总位线GBL导通。定时发生器54，虽然没有特别限于此，但与行指令CR的行地址信号的取入，一同取入写入启动信号WE，由此决定读出动作和写入动作的内部顺序。
在宏DRAM 5Ma中，当用某DRAM存储体进行列存取动作时，可以选择别的DRAM存储体发出行指令，而且并行进行行存取动作。因此，在先的列存取结束后，就可以在与其并行进行的行存取的DRAM存储体中，马上进行列存取，表面上可以隐藏页未命中。
其它的宏DRAM 5Mb-5Md构成也与上述宏DRAM 5Ma同样。
图3中示出了DRAM存储体与总位线之间的连接关系构成例。有关一对互补位线BL<0，0>，BLB<0，0>，各自代表性地示出的M1，M2是列开关MOS晶体管；M3，M4是预充电MOS晶体管；M5是补偿MOS晶体管。用MOS晶体管M6～M9构成的静态锁存方式的电路是读出放大器，把象电源电压这样的高电位侧工作电源ΦP，供给p沟MOS晶体管M7和M9的共同的源极。把象电路的接地电压这样的低电位侧工作电源φN，供给n沟MOS晶体管M6和M8的共同的源极。存储单元是由n沟MOS晶体管M10和电容Cs之间的串联电路构成的单个晶体管方式。在MOS晶体管的栅极上连接有字线WL。HVC是预充电电位，例如变成电源电压与接地电压之间的中间电压。ΦPC是预充电信号，采用使之成为高电平的办法，与补偿互补位线同时，把预充电电压HVP供给互补位线。
附图中虽然没有示出，但是其它互补位线的结构，基本上也与有关互补位线BL<0，0>，BLB<0，0>的上述结构同样。虽然没有特别限制，但是列地址信号为3位，作为其译码信号的列选择信号为Ys0～Ys7的8个。在一对总位线GBL0和GBLB0中，借助于列选择信号Ys0～Ys7，通过开关控制的8对列开关MOS晶体管M1和M2，连接8对互补位线BL<0，0>，BLB<0，0>～BL<0，7>，BLB<0，7>。这样以来，总计有1024(128×8)条互补位线BL<0，0>，BLB<0，0>～BL<127，7>和BLB<127，7>，以8对为单位，顺次连接到128对总位线GBL0、GBLB0～GBL127和GBLB127。因而，按照列地址信号C-ADD的译码结果，列选择信号Ys0～Ys7内的某一个信号，将变成选择电平的高电平，因此使128对互补位线，与128对总位线GBL0、GBLB0～GBL127和GBLB127导通。
《存取优化器》图4示出了上述存取优化器的一个例子。存取优化器4具有优先存取判定电路40、地址对准调整电路41、地址先行发生电路(addressself-prefetching unit地址自预取装置)42、命中判定电路43、地址/指令发生电路44、数据缓冲电路45以及控制电路46。
上述数据缓冲电路45具有数据缓冲器，同时具有可以分别进行选择而将数据总线10DB连接到数据总线9DBa～9DBd中的某一条，并且，将数据总线11DB连接到数据总线9DBa～9DBd中的某一条的选择器等。
上述优先存取判定电路40，当通过第1存取口PT1的存取与通过第2存取口的存取是使用不同的宏DRAM的存取时，允许从两个存取口并行存取，而且，通过第1存取口PT1的存取与通过第2存取口的存取是使用同一的宏DRAM的存取时，则进行控制使预定优先度高的一方存取口的动作优先。
地址/指令发生电路44，是将可使每个DRAM存储体动作的地址和指令信号输出到地址指令总线9ACB上的电路。即，输出上述存储体选择信号B-ADD、行地址信号R-ADD、列地址信号C-ADD、行指令信号CR、列指令CC、以及写入启动信号WE等。
上述地址对准调整电路41，可以是由存取优化器4的外部进行供给，变更经过优先存取判定的存取地址信号的位排列，通过上述地址/指令发生电路44，而送给宏DRAM 5Ma-5Md的电路。
上述地址先行发生电路42，接着对来自外部存取地址的宏DRAM的存取控制，对来自该外部的存取地址具有规定位移的先行发生存取地址，通过上述地址/指令发生电路44，而把该先行发生的地址数据，从宏DRAM的存储单元预先读出到读出放大器中。
命中判定电路43，是在已经把上述读出放大器阵列53中锁存好数据以后的存取请求，判定是否命中的电路。换句话说，是用于实现读出放大器高速缓存的命中判定装置，保持着当前的存取地址，判定其是否关系到与这一次的存取地址同一的字线，或者，先行发生的地址是否关系到与这一次存取地址同一的字线呢。有关同一字线的判定结果应该是读出放大器高速缓存的命中状态，在此情况下，抑制地址/指令发生电路44发出行指令CR，并马上发出列指令CC，可以将已经锁存于读出放大器中的数据进行读出。上述控制电路46，承担整个存取优化器4的控制。
上述存取优化器4可以实现(1)提高下一次地址先行发生的读出放大器高速缓存的命中率；(2)在起因于设置相关的地址变换方式的第1级高速缓存的高速缓存未命中，进行高速缓存项的复位时，不会降低多存储体DRAM的运行效率；(3)对来自CPU和外部的宏DRAM的存取请求为非竞争的多个存取请求时，可以变为非闭塞多路存取，使得一方的存取不会闭塞另一方的存取。而且，DRAM存储体Bank1～Bank4，(4)把每条字线的存储单元群作为高速缓存行，为了高效率进行对利用读出放大器高速缓存的宏DRAM的数据改写，故进行破坏性写入。有关(1)～(4)的内容，下面将详细说明。
《提高下一个地址先行发生的读出放大器高速缓存的命中率》在图5中，示出了上述第1级高速缓存2基本结构的一个例子。第1级高速缓存2，并没有特别限于此，但一般认为是设置相关的地址变换方式，并具有4个通道WAY0～WAY3。各通道WAY0～WAY3，并没有特别限于此，但具有用于构成最大256个高速缓存行的存储单元阵列，该存储单元阵列由地址阵列20和数据阵列21构成。一个高速缓存行包括具有物理页面编号等的地址特征ATAG的高速缓存特征CTAG、有效位V、图中省略的不明位(dirty bit)以及与其对应的16字节的数据LW0～LW3。将高速缓存特征CTAG、有效位V和不明位存储到地址阵列20内，将数据LW0～LW3存储到数据阵列21内。有效位V表示在高速缓存中包含着有效数据，逻辑值“1”为有效，而逻辑值“0”为无效。在回写方式下利用高速缓存2时使用不明位，在回写方式中写入发生时，为逻辑值“1”。借助于该不明位，可以识别对应的输入数据与外部存储器(5Ma～5Md)的数据之间的不一致。在电源接通复位中，该不明位被初始化为逻辑值“0”。
上述CPU 1输出的地址信号(在CPU 1支持虚拟地址的情况下，地址信号是物理地址信号，在不是这样的情况下，是逻辑地址信号)是上述的通用A0～A31的32位，一般认为是字节地址。虽然没有特别限于此，但A21～A31都视为地址特征ATAG。到A4～A11为止的8位，视为用于由通道选择高速缓存行的变址寻址Index。在图5中，虽然省略地址阵列20和数据阵列21的地址译码器的图标，但是在两个译码器上提供变址寻址Index，并选择与其对应的高速缓存行。
由变址寻址Index所选择的(变址的)各通道WAY0～WAY3的高速缓存行的高速缓存特征CTAG，借助于比较器(CMP)22～25，与在此时的存取地址中含有的地址特征ATAG进行比较。高速缓存特征CTAG与象物理页码编码这样的地址特征ATAG一致，有效位V为逻辑值“1”时，则从对应的比较器22～25输出的信号变成逻辑值“1”。把从比较器22～25输出的信号，供给对应的数据阵列21，当其为逻辑值“1”时，就用数据阵列21，选择变址寻址的32字节的高速缓存行数据。所选择的高速缓存行数据，借助于A2、A3的2位，由选择器26来进行选择。从上述比较器22～25输出信号的逻辑和信号成为高速缓存2的命中/未命中信号Hit。
在图6中，可与第1级高速缓存2对比地，示出上述4个宏DRAM5Ma-5Md的读出放大器高速缓存功能的逻辑结构。从供给宏DRAM5Ma-5Md的地址信号的最低位起的4位，不具有实质上的意义。之所以列选择的数据是128位，是由于按字节地址，4位划分的数据大小。C0～C2的3位作为列选择信号C-ADD。该高位侧的2位MS0和MS1，用作选择宏DRAM 5Ma-5Md的宏地址信号。进而，该高位侧4位，用作选择DRAM存储体的存储体地址信号。这里，DRAM存储体设为16个。而且，该高位侧8位R0～R7，作为行地址信号R-ADD。与读出放大器高速缓存的地址比较，不言而喻与设置相关的地址变换高速缓存不同，将来到每个DRAM存储体中前的存取地址，被保持在上述命中判定电路43中。在图6中，把这样保持着的将来前的存取地址中的行地址，作为SACTAC并进行图示。上述命中判定电路43把这次存取地址的行地址信号和将要存取地址之前的行地址SACTAC进行比较，在一致的情况下，变成命中状态，在地址/指令发生电路44中，用列地址信号选择已经锁存到读出放大器内的数据。
希望由上述清楚利用由多存储体构成的宏DRAM 5Ma-5Md，将数据保持在各DRAM存储体的读出放大器内，当存取命中该保持数据时，就通过读出读出放大器锁存的数据，因而可使宏DRAM的第1次存取高速化。即，可以把各存储体功能作为读出放大器高速缓存。
为了进一步提高这样的读出放大器高速缓存的命中率(对读出放大器的数据)，在上述地址先行发生电路42中，在外部存取之后，先行发生其下一地址(加上上述位移地址)，把该先行发生的地址数据，先读出到其它存储体的读出放大器内。之所以将先行发生的对象作为下一个地址，是基于将CPU 1的动作程序和一群处理数据，基本上变换为线性地址的经验规律，对于这样的存取，是为了要读出放大器高速缓存被容易命中。
先行发生地址必须是与该将要存取前的对象不同的存储体的地址。如果是同一存储体，则对于在前的存取，变成不能利用读出放大器高速缓存的功能。因此，对上述外部来的存取地址，将具有上述规定位移的存取地址，作为指定与上述外部来的存取地址指定的存储体不同的存储体。
在这里，对CPU 1输出的地址信号，向宏DRAM 5Ma-5Md供给的图6的地址信号的位排列，至少从最低位直到MS1认为相同。而且，在CPU 1输出的地址信号顺次增量的情况下，转换字线选择状态时，就要转换宏DRAM。因此，地址先行发生电路42的上述规定位移，在设定列地址的位数为i时(＝3)，则从列地址信号的最低位数位起，为2的i次乘方(23＝8)。
图7中示出了地址先行发生动作定时图的一个例子。CPU 1的存取地址设为ADD1。相对于此，进行新的字线选择动作。例如在6次循环后，读出与存取地址ADD1对应的数据D1。这个期间，地址先行发生电路42，在内部产生相对于地址ADD1+8的地址ADD2，向地址/指令发生电路44，指示行系动作，指示与该先行发生的地址信号对应的宏DRAM的DRAM存储体，进行字线选择动作，并把所选择的字线数据锁存到读出放大器中。如上述的那样，设若存取地址信号为+8，则由于该存取地址ADD2一定移动到其它的宏DRAM上，就不会有通过存取地址ADD1而阻挡动作着的存储体的动作。因而，若下一个存取地址是ADD2，则地址/指令发生电路44不会进行该地址ADD2的字线选择动作，根据其保存的列地址信号，直接选择读出放大器的锁存信息，向外部输出数据D2。
图8中示出了考虑到上述地址先行发生时的命中判断电路43的一个例子。命中判断电路43具有地址译码器430、寄存器电路431、及比较电路432A和432B。在宏DRAM 5Ma-5Md的各个存储体内，寄存器电路431具有固有的地址储存区。在该储存区内，保持即将到对应存储体中之前的存取地址信号。上述地址译码器430，输入由地址对准调整电路41供给的地址信号和由地址先行发生电路42供给的地址信号，并对各自输入地址信号中所含有的2位宏地址信号和4位的存储体地址信号进行译码。利用该译码信号，选择与所存取的宏DRAM的DRAM存储体对应的地址储存区。选定的地址储存区，首先，最初输出已保持的地址信息，接着，把已保持的地址信息更新为本次的存取地址信息。如果上述已保持的地址信息被输出，则比较电路432A，对由寄存器电路431供给的地址信号与由上述地址对准调整电路41供给的地址信号进行比较，比较电路432，对由寄存器电路431供给的地址信号与由上述地址对准调整电路41供给的地址信号与上述地址先行发生电路42供给的地址信号进行比较。比较的结果，若与比列地址信号最高位的地址信息一致，就可将读出放大器高速缓存命中信息433A、433B作为有效送给上述地址/指令发生电路44。
上述地址/指令发生器44，根据读出放大器高速缓存信息信号433A、433B的状态，决定对此时的存取地址，是否发出行指令CR。即，上述地址/指令发生器44，响应信号433A、433B的不一致检出，就对以存取地址所指定的宏DRAM，进行指示存储体、字线和位线的选择动作；响应信号433A、433B的一致检出，对以存取地址所指定的宏DRAM，就禁止字线选择动作，指示存储体和位线的选择动作。
《第2级高速缓存的地址对准调整》在图9中，示出了在地址对准调整电路41中，供给不进行地址对准调整状态的上述第1级高速缓存2的地址信号(CPU 1的输出地址信号)与供给宏DRAM 5Ma-5Md的地址信号(存取优化器的输出地址信号)之间的对应关系。
上述存取优化器4和上述宏DRAM 5Ma-5Md，可按照其读出放大器高速缓存功能，作为第2级高速缓存6进行配置。
在上述第1级高速缓存2中当发生高速缓存读未命中时，在与高速缓存行复位的同时，必需把该高速缓存行的高速缓存数据，回写到上述第1级高速缓存2中。这时的回写前地址和要复位的高速缓存数据的读出地址，共同与变址地址信息部分成为相等。这种情况，从设置相关的地址变换方式的高速缓存中的变址动作来看很清楚。应该与该地址特征部分不同。
这时，从图9的地址校准来看很清楚，变址地址Index被认为是同一的CPU地址，即A4～A11是相同的，而其中除存储体地址信号是最高位数位B3外，依次分配给列地址C0～C2、宏地址信号MS0～MS1、存储体选择信号的一部分B0～B2。若回写以前地址的地址特征信息ATAG的最高位A12与已经复位的高速缓存数据的读出地址的地址特征信息ATAG的最高位相互一致，则对用于回写的宏DRAM的写入存取和来自用于复位的宏DRAM的读出存取，就是对同一宏DRAM的同一DRAM存储体来进行。A12的1位相互一致的机率是比较高的。如发生这样的状态，就不能有效地在宏DRAM 5Ma-5Md中用不同的存储体进行双方的动作。在一个DRAM存储体中，必须在一次存取动作结束才能进行另一次存取动作。若要使动作的DRAM存储体不同，则对一个DRAM存储体进行着读出动作时，对其它的DRAM存储体，至少供给行指令，就可以并行进行字线选择动作。
因而，设置了上述地址对准调整电路41。该地址对准调整电路41，可变更由外部供给的存取地址信号的位排列来供给宏DRAM5Ma-5Md。
在图10中，示出了通过地址调整电路41的地址校准所得的CPU1的输出地址信号与存取优化器4的输出信号之间对应关系的第1例。图10的例子中，设A12～A15为存储体地址信号B0～B3，设A9～A11为行地址信号的一部分R0～R2。其它排列与图9相同。在图11中示出了地址校准的第2例。图11的例子中，设A12～A14为存储体地址信号的一部分B1～B3，设A10、A11为行地址信号的一部分R0、R1。其它排列与图9相同。图10和图11的哪一种情况下，也把由CPU 1供给的地址信号之中，作为上述第1级高速缓存2的变址地址Index使用的地址信息的一部分与作为地址特征ATAG使用的地址信息的一部分进行转换，分配到上述存储体的存储体地址内。
因此，由于第1级高速缓存2的高速缓存未命中，当进行高速缓存项的复位和回写时，可在相互不同的DRAM存储体中进行双方的存储动作。对包括在一个宏DRAM内的不同的DRAM存储体，在对一个DRAM存储体进行列系统动作时，可将行指令CR供给与其并行的其它的DRAM存储体，字线选择与读出放大器锁存可先行动作。而且，在一个DRAM存储体中进行列存取动作的正在进行着为了回写的写入动作时，可以将行指令CR供给其它的DRAM存储体，对复位的读出动作中的字线选择和读出放大器锁存可先行动作。所以，可以继续用于回写的写入动作，并立即进行用于复位的读出动作的列选择和输出动作。因此，可使第1级高速缓存2中的高速缓存未命中的补偿动作高速化。
在图12中，示出上述地址对准调整电路41的一例。地址对准调整电路41具有，能变更输入地址信号的排列而进行输出的开关电路411、决定上述开关电路411开关状态，可锁存控制信息的控制寄存器410，上述寄存器410借助于上述CPU 1可以构成存取。因此，能够随意选择示于图10和图11的地址对准调整电路。
与上述地址校准不同，对于连续地址而出现作为指定相同存储体的频度不同。在图13到图15中，在顺次存取CPU 1的地址空间的情况下，示出了进行字线选择动作的DRAM存储体的次序。4个宏DRAM5Ma-5Md各自具有16个的DRAM存储体。在对应于不进行地址对准调整图9的图13的情况下，顺次转换全部64个DRAM存储体，顺序转换字线选择(64组件连接盒)。在对应于进行调整例1图10的图14情况下，4个DRAM存储体边循环地进行转换，边转换字线的选择(4组件连接盒)。在对应于进行调整例2图11的图15的情况下，8个DRAM存储体边循环地进行转换，边转换字线的选择(8组件连接盒)。
在高速缓存行的复位中，在相互接近的变址地址中，如果选择同一存储体的频度是高的，就读出放大器高速缓存功能的命中率，在相互接近的地址中所存取的信息更加降低，相反，在高速缓存行的复位中，在相互接近的变址地址如果在相互接近的变址地址中，选择不同存储体的频度高，则读出放大器高速缓存功能的命中率，在相互直接接近的地址中存取的信息更加提高。选择哪一方有利，取决于数据或命令的地址转换，可根据应用系统进行选择。
作为上述地址对准调整电路41，可通过金属操作采用固定地址校准的布线的方式。虽然不可能在制造工艺阶段或设计阶段选择地址校准的方式，但可以简化用于地址对准调整的电路结构。
《非竞争宏DRAM的并行存取》在图16中，示出了上述数据缓冲器电路45的一个例子。数据缓冲电路45具有，与第1口PT1的数据总线10DB连接的读出数据缓冲器454R和写入数据缓冲器454W；与第2口PT2的数据总线11DB连接的读出数据缓冲器455R和写入数据缓冲器455W；以及选择器450R、451R、452W、453W。选择器450R，选择宏DRAM 5Ma-5Md中的一个与读出数据缓冲器454R连接。选择器451R，选择宏DRAM5Ma-5Md中的一个与读出数据缓冲器455R连接。选择器452W，选择宏DRAM 5Ma-5Md中的一个与写入数据缓冲器454W连接。选择器453W，选择宏DRAM 5Ma-5Md中的一个与写入数据缓冲器455W连接。选择器450R、451R、452W、453WD的选择器信号，由控制电路46输出。
读出数据缓冲器454R和写入数据缓冲器454W，输入和输出一共为128位。另一方面，读出数据缓冲器455R和写入数据缓冲器455W内装数据调准器，总线11DB侧的接口为32位，选择器451R和453W侧的接口为128位。
上述优先存取判定电路40，当通过上述第1存取口PT1的存取和通过第2存取口PT2的存取是用不同宏DRAM的存取时，允许来自双方的存取口的并行存取。
这样的宏DRAM的非竞争存取，对由总线6AB供给的地址信号中含有的宏地址信号，与由总线11AB供给的地址信号中含有的宏地址信号进行比较判定。把判定结果送给控制电路46，控制电路46，根据来自双方的宏地址信号，进行选择器450R、451R、452W、453W的选择控制。
并且，上述优先存取判定电路40，当通过上述第1存取口PT1的存取和通过第2存取口PT2的存取是在同一宏DRAM的存取时，则使预先决定的优先度高的一方存取口的动作优先。
在图17中，示出了发生使用同一宏DRAM的存取竞争时的优先存取判定及其该存取控制顺序的一个例子。
将存取优先口指定给优先存取设定寄存器。对地址输入的那个输入元，判定是否优先口(S1)，如果是来自优先口的存取，则检验等待中的优先存取是否存在(S2)，在优先存取结束前一直等待(S3)。然后，用命中判定电路43，进行读出放大器高速缓存的命中判定(S4)，若为高速缓存未命中，则进行行地址系动作的字线选择和读出放大器的行存取(S5)，以后，进行列选择动作等的列存取(S6)，并输出数据(S7)。在上述步骤S4中，若是高速缓存未命中，则跳到行存取(S5)，进入列存取(S6)和数据输入动作(S7)。在上述步骤(S1)，若不是优先存取，则进行与优先存取之间的竞争有无的判定(S8)，若有竞争，则等待该竞争的优先存取结束(S9)，由此进入上述步骤S4。
图18A-18D举例示出根据上述优先存取判定结果的宏DRAM的几个动作定时。例如，如图18A所示，可以认为是由CPU 1通过总线6AB，供给地址信号aA0、aA1，从外部通过总线11AB，供给地址信号aB0、Ab3的状态。
图18B示出了存取对象宏DRAM不竞争的情况。即在不同的宏DRAM中发生存取的情况。在这种情况下，双方的对象宏DRAM，并行独立进行动作。图18C示出了存取对象宏DRAM竞争的情况，是设定地址输入aB为优先的情况。即在一个宏DRAM中发生存取的情况。关于最先的存取要求由aA0和aB0进行竞争，从最初起由于地址aA0的存取与其它优先存取进行竞争，直到对地址aB的动作完全结束为止，有关地址aA的存取都处于等待状态。图18D示出了存取对象宏DRAM进行竞争的情况，就是设定地址输入aA为优先的存取。即在一个宏DRAM中发生竞争的情况。这时，最初的存取aA为高速缓存未命中，在对高速缓存未命中的高速缓存项的复位或高速缓存填充期间，地址AB0、aB1的存取不会与地址aA的存取竞争，读出在前的数据dB0、dB1。数据dA0的存取，继之，关于高速缓存未命中的数据dA1的存取，比较有关地址aB2、Ab3的存取优先，到其结束为止等待数据dB2、dB3的存取。
由上所述，在多个混载了宏DRAM的系统LSI中，对于宏DRAM没有竞争的多个存取要求，由于一方存取没有另一方存取时钟，使得一方的存取不会闭塞另一方的存取。例如，借助于附图未画出的DMAC的控制，进行来自外部的存取时，并不停止CPU 1的动作，在来自外部的存取中，在没有障碍的范围内，容许由CPU 1引起的宏DRAM的存取，可有助于提高数据处理效率。
基于上述非竞争宏DRAM的非闭塞多路存取的观点，也可以象图19那样构成系统LSI。把DMAC7连接到第2口PT2。第1口PT1的数据输入输出被定为32位。第1级高速缓存2不是统一的高速缓存，而是分为命令高速缓存2I和数据高速缓存2D。图19只示出专用的数据总线，而有关地址总线由图1也很容易类推出来。
还有，也可以将图19的结构LSI化为各个功能块，由多个芯片构成而作为数据处理系统。并且，用这样的存取方法，按照各自的存取状况，从存取优化器的地址输入到数据输出的等待时间，存在不可能一定的情况。在这样的情况下，作为存取口PT1和PT2的接口，如采用SRAM接口，即使在与现有的系统组合使用的情况下，也可以简单地进行连接。为此目的，存取优化器4，在从地址输入到数据输出的期间，可以输出WAIT(等待)信号。
《由宏DRAM构成的第2级高速缓存的破坏性写入》接着，说明有关在系统LSI中作为第2级高速缓存，特定的宏DRAM中的DRAM存储体的破坏性写入。一般在宏DRAM中进行数据写入的情况下，一度从存储单元把数据读出到读出放大器内，因此改写其一部分。即，进行非破坏性写入。在使用宏DRAM的读出放大器高速缓存功能作为第2级高速缓存的情况下，由于以字线为单位进行数据管理，故没有进行非破坏性写入的必然性。因而，当写入时，不对读出放大器进行数据读出动作，与字线上升同时，或其随后，从主放大器把写入数据传送给位线，高速写入字线部分的数据。
实现上述破坏性写入的DRAM存储体的定时信号发生器54具有，涉及数据写入动作方式，在从字线选择来的第1定时，使读出放大器激活的第1动作方式(破坏性写入方式)和在比从字线选择来的上述第1定时要晚的第2定时，使读出放大器激活的第2动作方式(刷新方式)。对上述第1动作方式，虽然没有特别限制，但是采用确立(assert)写入启动信号WE和行指令信号CR，在此后不久确立列指令CC的办法来设定，并应该与列指令CC一起供给列地址信号。对上述第2动作方式，虽然没有特别限制，但是采用对写入启动信号WE无效，和确立行指令信号CR的办法来设定，还应与行指令CR一起供给刷新地址(行地址)。在刷新动作中，不许进行列存取。
在图20中，示出了作为破坏性写入方式一例的直接脉冲写入方式的动作定时图的一例。如在时刻t 0选择字线WL，则此后不久，投入读出放大器的电源N、P，使读出放大器激活。进而，用列选择信号Ys0，把最初的128位写入数据D0，从总位线GBL，通过列选择电路52，输入到128位部分的局部位线BL中。所输入的128位写入数据D0，被锁存到128个对应的读出放大器中，根据锁存的数据，决定对应的局部位线BL的电位状态。以下，从时刻t1直到时刻t127，连续进行同样的写入动作，最终，将数据写入到有关一条字线的1024位的存储单元内。
在图21中，示出了刷新动作定时图的一例。在刷新动作中，由于进行存储信息的刷新动作，实质上必须进行非破坏性写入，所以在时刻t00结束预充电动作，在时刻t01进行字线选择动作，因此由存储单元供给局部位线BL的电荷信息而产生的电压差存在一定程度增大，而在时刻t02使读出放大器激活。在读出放大器中，在时刻t1锁存存储器单元的存储信息。因此，驱动局部字线BL，就用该电荷信息刷新存储单元的存储信息。该动作中，在t00-t1的期间，采用定时余量。
除以1条字线为单位的数据写入以外，如果维持对1条字线部分的存储单元的一部分的写入动作的话，就应该与刷新动作一样需要非破坏性写入。即使选择字线，也不应破坏不是写入对象的存储单元的数据，。如果对1条字线部分的写入也进行非破坏性写入的话，如图22示出的那样，将刷新动作同样的定时余量加到在存取时间上，与图20相比写入时间就延长了。
以上，根据实施例，具体地说明了由本发明人作出的发明，可是本发明不限于此，不言而喻，在不超出本宗旨的范围内，还可能有种种变更。
例如，宏DRAM的个数，备有各个宏DRAM的DRAM存储体的个数不限于上述的例子，而是可以适当变更。并且，在系统LSI中安装到代表性的半导体集成电路上的电路模块或功能模块的种类或个数也不限于上述例子。也可以或包括地址变换缓冲器，或装上DSP。并且，在以上说明中，用作大容量存储器，以宏DRAM或DRAM存储体为一个例子，但是除涉及破坏性写入的发明之外，宏DRAM或存储体也不限定于DRAM形式，例如SRAM(Static Random AccessMemory静态随机存取存储器)等也行。并且，不言而喻，涉及地址先行发生或非闭塞多路存取方面的发明，不限定于将宏存储器以字线为单位作为数据管理的2级高速缓存特定的利用方式，也可应用到简单地把宏存储器作为主存储器使用的场合。
上述实施例所获得的效果，简单概括如下。
也就是，可以提高下一个地址先行发生的读出放大器高速缓存的命中率。
起因于设置相关形式的第1级高速缓存的高速缓存未命中，而在进行高速缓存引入线的复位时，可使多存储体DRAM的动作效率不降低。
能提高具有多存储体的存储器的第一次存取速度。
可对来自CPU和外部，对于宏存储器的存取请求不竞争的多个存取请求，进行非闭塞的多路存取，使其一方的存取不会闭塞另一方的存取。
可高效地对以高速缓存行以字线为单位的多存储体DRAM，进行数据改写。
权利要求
1.一种半导体存储器，其特征是包括存储单元阵列，具有多个存储单元；所述多个存储单元分别连接字线并具有数据输入/输出连接局部位线；读出放大器，对应所述局部位线；其中，数据在字线选择后而不等待所述读出放大器激活就被写入所述存储器。
2.根据权利要求1所述的半导体存储器，其特征是数据在所述字线选择的同时被写入所述存储器。
3.根据权利要求1所述的半导体存储器，其特征是所述多个存储单元是动态存储单元。
4.根据权利要求3所述的半导体存储器，其特征是列选择与所述字线选择同时进行。
5.一种半导体存储器，其特征是包括存储单元阵列，具有多个存储单元；所述多个存储单元分别连接字线并具有数据输入/输出连接局部位线；数据输入/输出通过列开关连接所述位线；全局位线连接所述数据输入/输出线；列开关选择所述位线，使选择的位线连接所述全局位线；读出放大器，在所述字线和所述位线交叉处对应每个所述全局位线；其中，列选择在所述字线选择后而不等待所述读出放大器激活就开始进行。
6.根据权利要求5所述的半导体存储器，其特征是包括列译码器，用于向所述列开关输出字线选择信号和列线选择信号。
7.根据权利要求5所述的半导体存储器，其特征是所述多个存储单元是动态存储单元。
8.一种存储器，其特征是具有DRAM宏结构，每个所述DRAM宏结构包括多个存储体，所述存储体具有多个存储单元；所述存储器包括字线和位线，根据行地址信号选择的字线、根据列地址信号选择位线、与所述存储器宏结构的数据线连接；所述存储单元连接字线并具有连接在所述字线与所述位线交点的数据输入/输出和用于锁存存储信息的读出放大器；每个所述存储体具有，在选择所述字线的第1定时，使读出放大器激活的第1动作方式。
9.根据权利要求8所述的高速缓存，其特征是每个所述存储体具有，在选择所述字线后在比所述第1定时晚的第2定时，激活读出放大器动作的第2动作方式。
10.根据权利要求9所述的高速缓存，其特征是所述第1动作方式是无数据读出的写入方式，而所述第2动作方式是刷新方式。
11.根据权利要求9所述的高速缓存，其特征是所述多个存储单元是动态存储单元。
全文摘要
半导体存储器和高速缓存器，为使多存储体的存储器的快速存取(与前存取的字线不同的读出存取)高速化，使用多存储体构成的宏存储器，并将数据保持在各存储体的读出放大器中，当存取命中该保持数据时，输出锁存的数据，从而高速化。即使各存储体有读出放大器高速缓存功能。为进一步提高这种命中率，在存取宏存储器后，存取控制电路先行发生下一地址(加上规定的位移地址)，并把它预先读出到其它存储体的读出放大器中。
文档编号G11C11/4091GK1624802SQ20041010039
公开日2005年6月8日 申请日期1999年6月30日 优先权日1998年7月1日
发明者鲇川一重, 三浦誓士, 佐藤润, 渡部隆夫, 柳泽一正, 菅野雄介, 水野弘之 申请人:株式会社日立制作所