专利名称：由低电压晶体管实现的用于半导体存储器的电平转换器的制作方法
技术领域：
本发明涉及半导体存储器领域。更具体而言，本发明涉及电平转换器。
背景技术：
半导体存储器通常用于在若干应用中存储信息(临时地或者永久地)；具体而言，即使电源关闭时，在非易失性存储器中仍保留信息。典型地，存储器包括排列成多个行(连接至对应的字线)和多个列(连接至对应的位线)的存储器单元阵列。
例如，闪存存储器是一类特别的非易失性存储器，其中每个存储器单元均由浮栅MOSFET晶体管形成。每个存储器单元具有一个阈值电压(该阈值电压依据存储于对应浮栅中的电荷而定)，其可被编程为代表对应逻辑值的不同电平。具体而言，在多电平闪存存储器中，每个存储器单元可以采用两个以上的电平(并且接着存储多个位)。
为了检索和/或存储信息，闪存存储器包括译码系统，该译码系统适用于对标记一组存储器单元的寻址码进行译码。具体而言，该译码系统包括用于选择对应字线的行选择器，以及用于选择对应位线组的列选择器。这些选择器以处于闪存存储器的电源电压(诸如3V)量级的低电压的逻辑信号工作；例如，逻辑信号可以采用等于参考电压(0)或等于电源电压(1)的两个值。
但是，译码系统必须能够向所选定的存储器单元施加高值的工作电压(在编程和擦除操作期间)。这些电压(例如，从-9V至9V)高于电源电压(绝对值)。例如，在单电源电压存储器中，依靠适当的电路(诸如，电荷泵)，在闪存存储器内根据电源电压产生高电压。
出于这个目的，译码系统包括电平转换器，该电平转换器适用于把来自选择器的逻辑信号转换为编程和擦除操作期间所必须的高电压；例如，在编程操作期间，电平转换器必须将用于选择所需字线的电源电压转换为要被施加到那里的编程电压(诸如，9V)。
因此，可以用低电压元件实现选择器，所述元件以能够维持(其端子间的)电压差的方式设计，所述电压差由电源电压(绝对值)确定上限。事实上，这些元件所经受的低电压允许其正确的运行，不导致发生击穿。例如，这些元件是低电压MOSFET晶体管，其以这种方式设计，在向其端子(例如，在栅极和源极之间)施加低电压差时，可以避免发生栅氧化物击穿或者不期望的结击穿。
相反地，电平转换器必须包括高电压元件，所述元件以能够维持(其端子间的)电压差高于电源电压的方式设计(在所讨论的情况最高达9V)。例如，这些元件是高电压MOSFET晶体管，其以这种方式设计，即使在向其端子施加高电压时，可以避免发生栅氧化物击穿或者不期望的结击穿。
高电压晶体管必须具有比低电压晶体管所用的栅氧层厚的栅氧层。事实上，栅氧层越厚，维持在其端子的电压越高而没有不期望的击穿。由于与低电压晶体管相比高电压晶体管占有更多硅面积，电平转换器浪费了其中集成有闪存存储器的芯片的有效面积。
这个问题随着闪存存储器中所包括的字线数目的增加而愈发明显。
此外，同时使用低电压晶体管和高电压晶体管增加了处理步骤和掩模的数目(例如，为了区分低电压晶体管和高电压晶体管的氧化物厚度)；这对闪存存储器的制造工艺具有不利影响。
发明内容
概括而言，本发明基于使用在减小的电压下工作的元件的理念。
具体而言，本发明提供了一种如同独立权利要求中所列出的解决方案。
在从属权利要求中提供了本发明的有利的实施方案。
详细地，本发明的一个方面提出了一种电平转换器。该电平转换器包括具有第一支路和第二支路的级。每个支路包括用于接收选择信号的选择端子；第一支路和第二支路接收的选择信号交替位于第一电压和第二电压(绝对值高于第一电压)。该支路还包括用于接收第三电压(绝对值高于第二电压)的备用端子(serviceterminal)。输入电路用于在第二电压时耦联中间节点到选择端子，或者在其它情况下用于将中间节点与选择端子隔离。该支路还包括用于在耦联时耦联输出端子到中间节点，或者在其它情况下用于将输出端子与中间节点隔离的接口电路。最后，输出电路用于在耦联时将备用端子与输出端子隔离，或者在其它情况下用于耦联备用端子到输出端子。该第一支路和第二支路的输出端子提供输出信号，该输出信号根据选择信号交替处于第二电压或者第三电压。
在本发明的优选实施方案中，各支路的输入电路包括在中间节点和选择端子之间的输入晶体管。
在本发明的又一实施方案中，接口电路包括在中间节点和输出端子之间的接口晶体管。
有利地，偏置该接口晶体管用于导通。
在本发明的又一实施方案中，各支路的输出电路包括在输出端子和备用端子之间的输出晶体管。
优选地，该电平转换器具有级联连接的两级或更多级。
典型地，利用低电压晶体管实现该电平转换器。
在本发明的一个优选实施方案中，通过第一导电类型的输入和输出晶体管(诸如p沟道MOSFET晶体管)以及通过相反导电类型的接口晶体管(诸如n沟道MOSFET晶体管)实现所提出的解决方案。
所提出的解决方案优选用于非易失性存储器。
本发明的另一方面提供了一种对应的方法。
在所附的权利要求中陈述了本发明的特性特征。通过参考下面仅以非限定性说明而给出的详细描述，结合附图阅读，将最佳地理解本发明本身以及本发明的更多特征和优点。
图1是存储器的示意框图，在其中可以使用根据本发明实施方案的解决方案；图2是本领域公知的电平转换器的典型实现；图3显示根据本发明一个实施方案的电平转换器；
图4显示根据本发明又一实施方案的电平转换器。
具体实施例方式
参考图1，示意地表示了闪存存储器100。存储器100包括一个或多个区段105(图中仅示出一个)。区段105包括多个存储器单元MC，每个存储器单元由浮栅MOSFET构成。具体而言，存储器100是闪存类型，其中每个区段105的存储器单元MC必须同时擦除。
在擦除条件下，每个存储器单元MC具有低阈值电压(典型地与逻辑电平“1”相关)。通过将电子注射到它的浮栅中来编程存储器单元MC；在此条件下该存储器单元MC具有高阈值电压(典型地与逻辑电平“0”相关)。
在每个区段105中，存储器单元MC按行和列排列。每列的存储器单元MC具有连接到相应位线BL的漏极端子，而每行的存储器单元MC具有连接到相应字线WL的栅极端子。各存储器单元MC的源极端子接收参考电压GND(或者地)。
存储器100还包括PMU(电源管理单元的首字母缩写)110。PMU110提供用于在存储器100上执行常规操作(诸如读，编程，擦除以及验证)的偏置电压。PMU110从外部接收电源电压Vdd(诸如3V)并且输出不同的工作电压Vhv；工作电压Vhv的绝对值通常高于电源电压Vdd，例如，其范围从-9V至9V。出于这个目的，PMU110包括适用于从电源电压Vdd产生工作电压Vhv的电路(例如，电荷泵)。优选地，仅通过低电压晶体管实现这些电荷泵，如在2005年11月25日提交的专利申请号EP05111284.5中所描述的(在此结合其全部公开内容作为参考)。
此外，存储器100接收用于访问存储器单元MC的寻址码ADD。寻址码ADD由一组位(诸如8-32)组成的逻辑信号组成；每一位可以处于电源电压Vdd(例如，逻辑电平“1”)或者处于地电压GND(例如，逻辑电平“0”)。向列译码器120供应部分寻址码ADD，所述列译码器选择一组期望的位线BL(诸如8)。向行译码器125供应另一部分寻址码ADD，所述行译码器选择一条期望的字线WL。
列译码器120将所选定的位线BL耦联到读-写电路130。该读/写电路130包括所有元件(例如，读出放大器，比较器，参考电流/电压发生器，脉冲发生器，编程负载电路等等)，所述元件通常需要将期望的逻辑值写入所选定的存储器单元MC，以及读出当前存储在那里的逻辑值。读/写电路130耦联到存储器100的外部可访问端子(图中未示出)，用于接收/发送数据。
行译码器125包括选择器130，该选择器接收寻址码ADD的对应部分，并且为每条字线WL提供(逻辑)选择信号Vp；例如，加载(assert)所选定的字线WL的选择信号Vp(处于逻辑值1)，而卸载(deassert)其它选择信号Vp(处于逻辑值0)。每个选择信号Vp均提供给对应的电平转换器135。电平转换器135转换选择信号Vp(GND-VDD)的逻辑值为一个工作电压Vhv(根据将在存储器100执行的操作，从-9V至9V)。
参考图2，显示了为本领域公知的通用电平转换器135的示意表示。电平转换器135包括例如CMOS型的反相器203，和转换电路205。在电压Vdd和GND之间给反相器203供电。反相器203从选择器(图中未示出)接收选择信号Vp，并且向转换电路205提供对应的互补选择信号Vp#。转换电路205具有包括两个p沟道MOSFET晶体管P1和P2以及两个n沟道MOSFET晶体管N1和N2的锁存器结构。晶体管P1和P2具有接收诸如编程电压POSV(例如，POSV＝9V)的一个工作电压Vhv的源极端子。晶体管N1和N2具有分别连接到晶体管P1和P2漏极端子的对应漏极端子。晶体管P1的栅极端子连接至晶体管P2的漏极端子，其向对应的字线(图中未示出)提供输出信号OUT；晶体管P2的栅极端子连接至晶体管P1的漏极端子。
晶体管N1和N2具有接收参考电压GND的源极端子。晶体管N2的栅极端子直接接收选择信号Vp。晶体管N1具有从反相器203接收互补选择信号Vp#的栅极端子。
当加载选择信号Vp(处于电源电压Vdd)时，卸载互补选择信号Vp#(处于参考电压GND)。在该偏置条件下，晶体管N2导通。因此，输出信号OUT被带至参考电压GND。
同时，晶体管N1截止。结果，晶体管P1导通(因为其栅极端子利用晶体管N2接收参考电压GND)。但是，晶体管P1与晶体管N1相串联，故而因为晶体管N1截止，晶体管N1和P1均不能传导任何电流。晶体管P1具有被供给编程电压POSV的漏极端子。在该偏置条件下，晶体管P2也截止，以便不与输出信号OUT相冲突。
相反的，当卸载选择信号Vp而加载互补选择信号Vp#时，晶体管N1导通而晶体管N2截止。通过这种方式，导通晶体管P2而断开晶体管P1，以便将输出信号OUT带至编程电压POSV。
在电平转换器135中，当由参考电压GND(在栅极)驱动并且在漏极接收编程电压POSV(分别通过晶体管P2和P1)时，晶体管N1和N2的驱动电压(在栅极和源极/漏极端子之间)可以达到编程电压POSV＝9V。同样地，当由参考电压GND(分别通过晶体管N1和N2)驱动时，晶体管P1和P2的驱动电压可以达到编程电压POSV＝9V。因此，晶体管N1、N2、P1和P2的驱动电压高于电源电压Vdd。于是必须以这样的方式设计晶体管P1、P2、N1和N2，以保证其栅极和其任意其它端子间的电压差保持在最高为编程电压POSV的能力。
出于这个目的，晶体管P1、P2、N1和N2具有厚的栅氧层。换句话说，晶体管P1、P2、N1和N2必须是高电压晶体管(具有之前讨论的缺点)。
现在参考图3，示意性地显示了根据本发明一个实施方案的电平转换器(通过给其参考编号添加撇号以区分该实现方式，即135’)。
具体而言，电平转换器135’包括偶联到接口电路310的输入电路305。该接口电路310又依次连接到输出电路315。
更详细地，输入电路305包括两个p沟道MOSFET晶体管M1和M2以及反相器320，在电压Vdd和GND之间向该反相器供电。如上，反相器320接收选择信号Vp并且提供互补的选择信号Vp#。
晶体管M2的栅极端子接收选择信号Vp，而晶体管M1的栅极端子接收互补的选择信号Vp#(经过反相器320)。晶体管M2的漏极端子连接至晶体管M1的栅极端子，并且晶体管M2的栅极端子连接至晶体管M1的漏极端子。
晶体管M1和M2的源极端子(分别表示为中间节点IN1和IN2)连接至接口电路310。具体而言，该接口电路310包括两个n沟道MOSFET晶体管M3和M4。晶体管M3和M4具有分别连接至中间节点IN1和IN2的源极端子，以及连接至输出电路315的漏极端子(分别表示为输出节点OUT1和OUT2)。此外，晶体管M3和M4的栅极端子连接在一起并且接收预定的栅极电压VG1。栅极电压VG1高于电源电压Vdd；更具体而言，栅极电压VG1至少等于电源电压Vdd加上晶体管M3和M4的标准阈值电压，诸如VG1＝3V+1V＝4V。例如，利用包括在存储器的PMU中的电压调节器提供栅极电压VG1。
输出电路315具有如图2所示的锁存器结构，其由两个p沟道MOSFET晶体管M5和M6(具有提供不同的输出信号OUT’的节点OUT2)实现。在此情况下，晶体管M5和M6的源极端子接收一个工作电压Vhv(表示为POSV1)，其最多等于电源电压Vdd的两倍(例如，POSV1＝6V)。
换句话说，电平转换器135’具有第一和第二电路支路，其中第一支路包括晶体管M1、M3、M5(串联)，而第二支路包括晶体管M2、M4、M6(串联)。
在电平转换器135’的工作期间，当加载选择信号Vp(处于电源电压Vdd)时，卸载互补的选择信号Vp#(处于参考电压GND)。在此偏置条件下，晶体管M1导通。因此，晶体管M1将中间节点IN1带至电源电压Vdd。晶体管M3也导通。以此方式，输出节点OUT1的电压达到电源电压Vdd。因此，导通晶体管M6并且将输出节点OUT2带至工作电压POSV1。
在此偏置条件下，晶体管M5截止(因为其驱动电压等于零)，以便输出节点OUT1保持在电源电压Vdd。由于晶体管M2截止，晶体管M4也不能传导任何电流。
相反地，当卸载选择信号Vp(处于参考电压GND)时，晶体管M2、M4和M5导通而晶体管M1、M3和M6断开，以便将输出节点OUT2带至电源电压Vdd(具有处于工作电压POSV下的输出节点OUT1)。
正如所能指出的，在电平转换器135’的工作期间，各晶体管M1-M6保持(在其栅极端子和其任意其它端子之间)电压差最多等于电源电压Vdd。
具体而言，由于接口电路310，当晶体管M5和M6导通时，由电源电压Vdd(而不是如前述情况由参考电压GND)驱动它们；由此，其驱动电压保持等于POSV1-Vdd并且最多等于Vdd(由于POSV1≤2Vdd)。同样地，当晶体管M1和M2截止时，其在漏极端子分别经过晶体管M3和M4接收电源电压Vdd(而不是工作电压POSV1)。
以此方式，可以只用低电压晶体管实现电平转换器135’。
因此，有可能避免使用具有厚氧化层的高电压晶体管(能够保持高于电源电压Vdd的电压)。这减少了存储器在其所集成的半导体材料的芯片中所占的面积。
此外，显著减少了处理步骤和掩膜的数目这对存储器的整个制造工艺具有有利的影响。
但是，在电平转换器135’中，如果工作电压高于2Vdd，晶体管M5和M6将经受高于电源电压Vdd的驱动电压(使得其不能用低电压晶体管实现)。
为了克服这些限制，在图4中提出了根据本发明又一实施方案的电平转换器(通过给其参考编号添加双撇号以区分该实现方式，即135”)。
具体而言，电平转换器135”包括上述的电平转换器135’以及又一(简化的)电平转换器(通过给其参考编号添加附标‘s’区别该电平转换器)。该简化的电平转换器135’s具有如同电平转换器135’之一的电路结构，除了缺少反相器320。电平转换器135’和电平转换器135’s是级联连接。更具体而言，晶体管M1s的栅极端子偶联至输出节点OUT1，而晶体管M2s的栅极端子偶联至输出节点OUT2。
此外，由电源电压Vdd增加所有施加到晶体管M1s-M6s的电压。详细地，现在由电源电压Vdd或者(由电平转换器135’提供的)工作电压POSV1交替地驱动晶体管M1s和晶体管M2s。此外，晶体管M3s和M4s接收等于工作电压POSV1加上其阈值电压的栅极电压VG2，诸如VG2＝6V+1V＝7V。同样地，晶体管M5s和M6s的源极端子接收一个工作电压Vhv(表示为POSV2)，其最多等于电源电压Vdd的三倍(例如，POSV2＝9V)。
在此情况下，输出节点OUT2s向对应的字线(图中未示出)提供更高的输出信号OUT”。
如上所述，当加载选择信号Vp(处于电源电压Vdd)时，输出节点OUT1处于电源电压Vdd，而输出节点OUT2处于工作电压POSV1。电平转换器135’s的工作与电平转换器135’的正好相同，仅有的区别是通过电源电压Vdd变换其电压。具体而言，在此偏置条件下，晶体管M1s导通，于是将中间节点IN1s带至工作电压POSV1。晶体管M3s也导通。以此方式，输出节点OUT1s的电压达到工作电压POSV1。因此，晶体管M6s导通并且输出节点OUT2s被带至工作电压POSV2。
在此偏置条件下，晶体管M5s截止(因为其驱动电压等于零)，使得输出节点OUT1s保持在工作电压POSV1。由于晶体管M2s截止，晶体管M4s也不能传导任何电流。
相反地，当卸载选择信号Vp(处于参考电压GND)时，晶体管M2s、M4s和M5s导通而晶体管M1s、M3s和M6s断开，以便将输出节点OUT2s(因此输出信号OUT”)带至工作电压POSV1(具有在工作电压POSV2下的输出节点OUT1s)。
正如所能指出的，在电平转换器135”的工作期间，各晶体管M1-M6保持(在其栅极端子和其任意其它端子之间)电压差最多等于电源电压Vdd。
具体而言，当晶体管M5s和M6s导通时，由工作电压POSV1驱动它们；由此其驱动电压保持等于POSV2-POSV1并且最多等于Vdd(由于POSV1＝2Vdd且POSV2＝3Vdd)。同样地，当晶体管M1s和M2s截止时，其在栅极端子接收电源电压Vdd，并在漏极端子接收工作电压POSV1(其差值也是最多等于Vdd)。
因而，现在有可能仅使用低电压晶体管而再变换选择信号Vp(GND-Vdd))到更高的输出信号OUT”(POSV1-POSV2)。通过添加更多的级，能够复制上面所提出的相同的结构，以便在3级时最高达4Vdd，4级时最高达5Vdd的工作电压下工作，等等。
当然，为了满足局部的和具体的要求，本领域的技术人员可以对上面描述的解决方案应用许多修改和变更。具体而言，虽然已经参考优选的实施方式通过一定程度的特殊性描述本发明，应当理解形式及细节上的各种省略，替代和改变以及其它实施方案是可能的；此外，明确地旨在与发明任何公开的实施方案有关的具体的元件和/或方法步骤，可以按照设计选择的常规方式结合在任何其它的实施方案中。
例如，如果电平转换器具有恰好使用等价元件实现的类似结构，应用类似的考虑。此外，显而易见的是上述的不同电压的数值示例仅仅是说明性的并且不必以限制的方式理解。
同样地，输入电路，接口电路和/或输出电路可以具有替代的电路；例如，有可能以两个或更多个相串联的晶体管实现该接口电路。
在任何情况下，其它类型晶体管的使用(例如，双极结型晶体管)在本发明的范围内。
此外，打算使用具有与前述晶体管的导电类型相反的MOSFET晶体管(以便在负电压下工作)。
如果存储器具有不同的结构或者包括等价元件，应用类似的考虑。
同样地，有可能在存储器上执行另外的工作期间，使用已提出的解决方案偏置所选定的字线。
应当注意虽然在前面的描述中已经大量涉及行译码器，其意图并不在于限制；事实上，也可以使用相同的技术来实现适用于偏置所选定的位线的列译码器。
权利要求
1.一种电平转换器(135’)，包括具有第一支路(M1，M3，M5)和第二支路(M2，M4，M6)的级，各支路包括-用于接收选择信号(Vp)的选择端子，由所述第一支路和第二支路接收的所述选择信号在第一电压(GND)和绝对值高于第一电压的第二电压(Vdd)下交替；-用于接收绝对值高于第二电压的第三电压(POSV1)的备用端子；-用于在第二电压时将中间节点(IN1，IN2)耦联到选择端子，或者在其它情况下用于将中间节点与选择端子隔离的输入电路(305)；-用于在耦联时将输出端子(OUT1，OUT2)耦联到中间节点，或者在其它情况下用于将输出端子与中间节点隔离的接口电路(310)；-用于在耦联时将备用端子与输出端子隔离，或者在其它情况下用于将备用端子耦联到输出端子的输出电路(315)，所述第一支路和第二支路的输出端子提供输出信号，该输出信号根据选择信号在第二电压或者第三电压处交替。
2.根据权利要求1所述的电平转换器(135’)，其中在各支路(M1，M3，M5；M2，M4，M6)中输入电路(305)包括输入晶体管(M1，M2)，其具有耦联到支路的中间节点(IN1，IN2)的第一导通端子、耦联到支路的选择端子的第二导通端子、以及耦联到其它支路的选择端子的控制端子。
3.根据权利要求1或2所述的电平转换器(135’)，其中在各支路(M1，M3，M5；M2，M4，M6)中接口电路(310)包括接口晶体管(M3，M4)，其具有耦联到中间节点(IN1，IN2)的第一导通端子、耦联到输出端子(OUT1，OUT2)的第二导通端子、以及用于接收包括在第二电压和第三电压之间的偏置电压的控制端子。
4.根据权利要求3所述的电平转换器(135’)，其中所述接口晶体管(M3，M4)具有预定的阈值电压，所述偏置电压至少等于第二电压加上该阈值电压。
5.根据权利要求1至4中任意一项所述的电平转换器(135’)，其中在各支路(M1，M3，M5；M2，M4，M6)中输出电路(315)包括输出晶体管(M5，M6)，其具有耦联到支路的备用端子的第一导通端子、耦联到支路的输出端子(OUT1，OUT2)的第二导通端子、以及耦联到其它支路的输出端子的控制端子。
6.根据前述任意一项权利要求所述的电平转换器(135”)其中所述电平转换器包括至少一个额外级(135’s)，所有的级(135’和135’s)依次级联连接，并且其中对于在次序上不同于第一级的各下一级，各选择端子耦联到在次序上前级的对应输出端子。
7.根据权利要求1至6中任意一项所述的电平转换器(135’)，其中对于各个级第二电压和第一电压间的差值以及第三电压和第二电压间的差值最多等于电源电压，各晶体管(M1-M6)为适于在其各对端子间保持最多为电源电压的低电压晶体管。
8.根据权利要求7所述的电平转换器(135’)，其中各晶体管(M1-M6)是MOSFET晶体管，输入晶体管(M1，M2)和输出晶体管(M5，M6)具有第一导电类型，而接口晶体管(M3，M4)具有第二导电类型，所述第二导电类型与第一导电类型相反。
9.一种存储器(100)，包括排列成多个线列中至少一个的多个存储器单元(MC)，对于多个线列中的每一个，该存储器包括响应寻址码(ADD)为各线列提供选择信号(Vp)的装置(130)，以及根据权利要求1至8中任意一项的电平转换器(135’)，该电平转换器用于为各线列接收对应的选择信号以及施加输出信号到对应的线列。
10.一种由电平转换器(135’)实现的电平变换方法，所述电平转换器包括具有第一支路(M1，M3，M5)和第二支路(M2，M4，M6)的级，该方法包括步骤-在选择端子接收选择信号(Vp)，由第一支路和第二支路接收的所述选择信号在第一电压(GND)和绝对值高于第一电压的第二电压(Vdd)下交替；-在备用端子接收绝对值高于第二电压的第三电压(POSV1)；-在第二电压时将中间节点(IN1，IN2)耦联到选择端子，或者在其它情况下将中间节点与选择端子隔离；-在耦联时将输出端子(OUT1，OUT2)耦联到中间节点，或者在其它情况下将输出端子与中间节点隔离；以及-在耦联时将备用端子与输出端子隔离，或者在其它情况下将备用端子耦联到输出端子，所述第一支路和第二支路的输出端子提供输出信号，该输出信号根据选择信号在第二电压或者第三电压处交替。
全文摘要
提出了一种电平转换器(135’)。该电平转换器包括具有第一支路(M1，M3，M5)和第二支路(M2，M4，M6)的级，各支路包括用于接收选择信号(Vp)的选择端子，由所述第一支路和第二支路接收的所述选择信号在第一电压(GND)和绝对值高于第一电压的第二电压(Vdd)下交替；用于接收绝对值高于第二电压的第三电压(POSV1)的备用端子；用于在第二电压时将中间节点(IN1，IN2)耦联到选择端子，或者在其它情况下用于将中间结点与选择端子隔离的输入电路(305)；用于在耦联时将输出端子(OUT1，OUT2)耦联到中间节点，或者在其它情况下用于将输出端子与中间节点隔离的接口电路(310)；用于在耦联时将备用端子与输出端子隔离，或者在其它情况下用于将备用端子耦联到输出端子的输出电路(315)，所述第一支路和第二支路的输出端子提供输出信号，该输出信号根据选择信号在第二电压或者第三电压处交替。
文档编号G11C16/06GK101038790SQ20071008862
公开日2007年9月19日 申请日期2007年3月16日 优先权日2006年3月17日
发明者R·米歇洛尼, G·坎帕多 申请人:意法半导体股份有限公司