部640响应于第一模式信号而选择所选中的测试数据的输出测试数据和公共模式信号RMPRD[7:0]中之一。第一模式信号是交错模式信号M_Staggered。响应于第二模式信号而将通过公共模式信号RMPRD[7:0]选中的数据组输出至所选中的输入/输出焊盘。第二模式信号是并行模式信号M_Parallel。例如,来自第二输出部620的测试数据G10_DQ1, 5 [7:0]可以被输出至第一输入/输出焊盘和第五输入/输出焊盘，例如，来自第三输出部630的测试数据G10_DQ2，6[7:0]可以被输出至第二输入/输出焊盘和第六输入/输出焊盘，以及例如，来自第四输出部640的测试数据G1_DQ3, 7[7:0]可以被输出至第三输入/输出焊盘和第七输入/输出焊盘。
[0090]图14A至图14D是图13中示出的控制信号发生部和第一输出部、第二输出部、第三输出部和第四输出部的实例的图。
[0091]图14A说明控制信号发生部600和第一输出部610的实例。
[0092]控制信号发生部600可以包括作为选择部工作的第一多路复用器701，第一多路复用器701从多个锁存器中的每个锁存器接收输出数据MPRm[7:0]、响应于锁存器选择信号BAn而选择从锁存器的每个锁存器接收的输出测试数据MPRm[7:0]中的一个并且输出公共模式信号RMPRD[7:0]。
[0093]第一输出部610可以包括第二多路复用器711和第三多路复用器712。第二多路复用器711接收从公共模式信号RMPRD[7:0]产生的第一选择驱动信号RMDQ04[7:0]和从第一选择驱动信号RMDQ04[7:0]分出的第零选择信号RMDQ04[O]，以及响应于第二模式信号而将测试数据G10_DQ0[7:0]经由第零DQ焊盘来输出。第二模式信号中之一实例是并行模式信号M_Parallel。第三多路复用器712接收从公共模式信号RMPRD [7:0]产生的第一选择驱动信号RMDQ04[7:0]和从第一选择驱动信号RMDQ04[7:0]分出的第四选择信号RMDQ04[4]，以及响应于第二模式信号而将测试数据G10_DQ4[7:0]经由第四DQ焊盘来输出。第二模式信号中之一实例是并行模式信号M_Parallel。
[0094]可以根据数据输出选通信号来从第零DQ焊盘和第四DQ焊盘顺序地输出第二多路复用器711和第三多路复用器712选中的数据组(串行模式或交错模式)，或可以从第零DQ焊盘重复地输出所选中的数据组的一个数据(并行模式)。
[0095]如图14B所示第二输出部620可以包括第四多路复用器702、第五多路复用器713、第六多路复用器714和第七多路复用器715。
[0096]第四多路复用器702从多个锁存器中的每个锁存器接收输出测试数据MPRm[7:0]，以及响应于锁存器选择信号BAn而选择来自多个锁存器的一个锁存器的输出测试数据。
[0097]第五多路复用器713接收公共模式信号RMPRD[7:0]和来自第四多路复用器702的输出信号，响应于交错模式信号M_Staggered而选择输入信号中之一，以及输出第二选择驱动信号RMDQ15[7:0]。
[0098]第六多路复用器714接收第二选择驱动信号RMDQ15 [7:0]和从第二选择驱动信号RMDQ15[7:0]分出的第一选择信号RMDQ15 [I]，以及响应于并行模式信号M_Parallel而经由第一 DQ焊盘来输出测试数据G10_DQ1 [7:0]。
[0099]第七多路复用器715接收第二选择驱动信号RMDQ15 [7:0]和从第二选择驱动信号RMDQ15[7:0]分出的第五选择信号RMDQ15 [5]，以及响应于并行模式信号M_Parallel而经由第五DQ焊盘来输出测试数据G10_DQ5[7:0]。
[0100]例如，图14C中示出的第三输出部630可以包括第八多路复用器703、第九多路复用器716、第十多路复用器717和第十一多路复用器718。
[0101]第八多路复用器703从多个锁存器中的每个锁存器接收输出测试数据MPRm[7:0]，以及响应于锁存器选择信号BAn而选择来自多个锁存器的一个锁存器的输出测试数据。
[0102]第九多路复用器716接收公共模式信号RMPRD[7:0]和来自第八多路复用器703的输出信号、响应于交错模式信号M_Staggered而选择输入信号中之一，以及输出第三选择驱动信号RMDQ26[7:0]。
[0103]第十多路复用器717接收第三选择驱动信号RMDQ26 [7:0]和从第三选择驱动信号RMDQ26[7:0]分出的第二选择信号RMDQ26 [2]，以及响应于并行模式信号M_Parallel而经由第二 DQ焊盘输出测试数据G10_DQ2[7:0]。
[0104]第H^一多路复用器718接收第三选择驱动信号RMDQ26 [7:0]和从第三选择驱动信号RMDQ26[7:0]分出的第六选择信号RMDQ26[6]，以及响应于并行模式信号M_Parallel而经由第六DQ焊盘输出测试数据G10_DQ6[7:0]。
[0105]例如，在图14D中示出的第四输出部640可以包括第十二多路复用器704、第十三多路复用器719、第十四多路复用器720、第十五多路复用器721。
[0106]第十二多路复用器704从多个锁存器中的每个锁存器接收输出数据MPRm[7:0]，以及响应于锁存器选择信号BAn而选择来自多个锁存器的一个锁存器的输出测试数据。
[0107]第十三多路复用器719接收公共模式信号RMPRD[7:0]和来自第十二多路复用器704的输出信号、响应于交错模式信号M_Staggered而选择输入信号中之一，以及将第四选择驱动信号RMDQ37 [7:0]输出。
[0108]第十四多路复用器720接收第四选择驱动信号RMDQ37[7:0]和从第四选择驱动信号RMDQ37[7:0]分出的第三选择信号RMDQ37[3]，以及响应于并行模式信号M_Parallel而经由第三DQ焊盘来输出测试数据G10_DQ3 [7:0]。
[0109]第十五多路复用器721接收第四选择驱动信号和从第四选择驱动信号RMDQ37[7:0]分出的第七选择信号RMDQ37 [7]，以及响应于并行模式信号M_Parallel而经由第七DQ焊盘来输出测试数据G10_DQ3[7:0]。
[0110]图15是当将图13中示出的输出电路6100按图14A至图14D中所示被实现时的配置图。
[0111]输出电路6100包括第一选择部6101、第二选择部6102和第三选择部6103。
[0112]第一选择部6101可以包括多路复用器702、703、704，多路复用器702、703、704被配置成响应于锁存器选择信号BAn而分别从来自多个锁存器中的每个锁存器的输出测试数据MPRm [7:0]中选择一个锁存器的输出。
[0113]第二选择部6102可以包括多路复用器713、716、719，多路复用器713、716、719响应于交错模式信号M_Staggered而选择从控制信号发生部600输出的公共模式信号RMPRD[7:0]和第一选择部6101的输出信号中之一。交错模式信号M_Staggered是第一模式信号。
[0114]第三选择部6103包括多路复用器711和712,713和714,715和716以及717和718，多路复用器711和712、713和714、715和716以及717和718响应于并行模式信号M_Parallel而将由第二选择部6102所选中的锁存器的输出测试数据分配至相应的输入/输出焊盘DQ[7:0]，其中并行模式信号M_Parallel是第二模式信号，并且分别输出测试数据G10_DQ0, 4[7:0]、G10_DQ1, 5[7:0]、G1_DQ2,6 [7:0]和 G1_DQ3, 7[7:0]。
[0115]尽管以上已描述了某些实施例，但是对于本领域的技术人员将理解的是，所描述的实施例仅是实例。因此，本文中描述的半导体存储器装置不应基于所描述的实施例而被限制。更确切地，本文中描述的半导体存储器装置应该仅根据以下结合以上描述和附图的权利要求而被限制。
[0116]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0117]技术方案1.一种半导体存储器装置，包括:
[0118]包括多个锁存器的锁存部，被配置成储存测试数据；
[0119]控制信号发生部，被配置成响应于锁存器地址信号和第一模式信号而产生模式选择信号；以及
[0120]输出电路，被配置成:根据训练使能信号来操作，以及响应于锁存器选择信号、所述模式选择信号和第二模式信号而产生通过所述多个锁存器中的每个锁存器输出的测试数据的至少子集。
[0121]技术方案2.根据技术方案I所述的半导体存储器装置，其中，所述输出电路被配置成:当接收的第二模式信号被禁止时，顺序地产生通过所述多个锁存器中的每个锁存器输出的测试数据的所述至少子集。
[0122]技术方案3.根据技术方案I所述的半导体存储器装置，其中，所述输出电路被配置成:当接收的第二模式信号被使能时，大体同时产生通过所述多个锁存器中的每个锁存器输出的测试数据的所述至少子集。
[0123]技术方案4.根据技术方案I所述的半导体存储器装置，其中，接收的第一模式信号是交错模式信号。
[0124]技术方案5.根据技术方案4所述的半导体存储器装置，其中，接收的第二模式信号是并行模式信号。
[0125]技术方案6.根据技术方案I所述的半导体存储器装置，其中，所述锁存器选择信号被嵌入在