非易失性存储器的擦除的制作方法
【专利说明】
【背景技术】
[0001]本公开内容涉及用于非易失性存储器的技术。描述了用于擦除非易失性存储器的技术。
[0002]半导体存储器已变得愈加普遍地用于各种电子装置中。例如，非易失性半导体存储器用于个人导航装置、蜂窝电话、数码相机、个人数字助理、移动计算装置、非移动计算装置以及其他装置中。电可擦除可编程只读存储器(EEPROM)和闪存位列最普遍的非易失性半导体存储器之中。
[0003]EEPROM和闪存两者均利用位于半导体衬底中的沟道区上方且与半导体衬底中的沟道区绝缘的浮置栅极。浮置栅极与沟道区位于源极区与漏极区之间。控制栅极设置在浮置栅极上并且与浮置栅极绝缘。通过在浮置栅极上保持的电荷的量来控制晶体管的阈值电压。也就是说，在晶体管导通之前必须施加至控制栅极以允许其源极与漏极之间导电的电压的最小量由浮置栅极上的电荷的水平控制。
[0004]一些EEPROM或闪存装置中的存储器单元被布置为串。例如，一些EEPROM或闪存装置具有被称为NAND配置的配置，其中存储器单元分组为NAND串，每个NAND串与位线关联。在一种实现中，NAND串包括许多存储器单元和在每个端部处的选择栅极。一组NAND串可以每个与一些字线关联，这些字线用于向存储器单元的控制栅极施加控制电压。此外，该组NAND串可以与选择线关联，该选择线用于向选择栅极施加控制电压。
[0005]当对EEPROM或闪存装置(例如NAND闪存装置)编程时，通常将编程电压施加至控制栅极并且将位线接地。来自沟道的电子被注入浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变为负充电，并且存储器单元的阈值电压升高，以使得存储器单元处于被编程的状态。
[0006]在一些实现中，在编程之前擦除存储器单元。对于一些架构，可以对整个存储阵列、单个区块(block)或者单元的其他单位执行擦除。在一种实现中，通过将存储器单元的P阱升高至擦除电压足够长的时间段来擦除一组存储器单元。当施加擦除电压时可以将字线接地。擦除脉冲将存储器单元的阈值电压向(或超过)擦除目标电平移动，擦除目标电平可以在O伏之下。在一些实现中，在施加擦除脉冲之后，执行擦除验证操作来确定存储器单元的阈值电压是否已经至少达到擦除目标电平。通过每个循环使用更高幅度的擦除脉冲来重复擦除脉冲和擦除验证，直到擦除验证通过为止。
【附图说明】
[0007]图1A是NAND串的顶视图。
[0008]图1B是图1A的NAND串的等效电路图。
[0009]图2A是具有关联字线的三个NAND串的电路图。
[0010]图2B是三个NAND串与字线的顶视图。
[0011 ]图3描绘了形成在衬底上的NAND串的剖面图。
[0012]图4示出了可以包括一个或更多个存储管芯或存储芯片的非易失性存储装置。
[0013]图5描绘了存储器单元阵列的示例性结构。
[0014]图6是单个感测块的框图。
[0015]图7是描述用于对存储器单元进行擦除与编程的一种实施方式的流程图。
[0016]图8描绘了具有8状态的存储器单元的状态的示例阈值电压分布。
[0017]图9是用于说明当对NAND串上的存储器单元进行擦除时的各种可能的电场的NAND串的剖面图的图。
[0018]图10示出了 SG与边缘WL之间的理论电场和SG与边缘WL之间的空间相关的相关性。
[0019]图11示出了随着Verase增加的边缘WL偏压。
[0020]图12是在现有擦除处理期间施加的电压以及在SG与边缘WL之间产生的电场的图。
[0021]图13是在擦除处理的一种实施方式期间施加的电压以及在SG与边缘WL之间产生的电场的图。
[0022]图14是擦除非易失性存储装置的处理的一种实施方式的流程图。
[0023]图15是描述用于擦除与对存储器单元已经被擦除进行验证的处理的流程图。
[0024]图16是在擦除处理的一种实施方式期间施加的电压以及在SG与边缘WL之间产生的电场的图。
[0025]图17是在擦除处理的一种实施方式期间施加的电压以及在SG与边缘WL之间产生的电场的图。
[0026]图18是在擦除处理的一种实施方式期间施加的电压的图，其中，随着擦除的进行逐步降低施加至第二边缘WL的电压。
[0027]图19A是确定是否增加WL电压的处理的一种实施方式的流程图。
[0028]图19B是确定是否增加WL电压的处理的一种实施方式的流程图。
[0029]图19C是第一边缘WL与第二边缘WL具有不同开始/停止点的处理的一种实施方式的流程图。
[0030]图19D是施加擦除条件的一种实施方式的流程图。
【具体实施方式】
[0031]在本文中公开了用于操作非易失性存储器的技术。在本文中公开的实施方式对非易失性存储器(例如NAND闪存)进行擦除，同时防止或减少对氧化层的损害。
[0032]在一种实施方式中，擦除下述存储器装置:该存储器装置包括与字线和选择线关联的一组非易失性存储元件。选择线可以提供用于选择栅极的栅极的电压。字线可以提供用于存储元件的控制电压。存储元件可以是在NAND串上的存储器单元。当擦除存储元件时可以将逐渐增加的擦除电压的序列施加至衬底。选择线可以浮置并且字线中的许多字线可以保持在低电压(例如，接近0V)。然而，对于擦除电压的序列的至少一部分而言，施加至边缘字线的电压可以相对于施加至边缘字线的先前电压在幅值上增加。边缘字线可以是与选择线紧邻的字线。施加至边缘字线的逐渐增加的电压可以防止或减少损害选择线与边缘字线之间的中间层，该中间层可以包含例如氧化层的材料或其他介电质。该技术也可以帮助调节在边缘字线上的存储器单元的隧道氧化层两端的电场。
[0033]施加至第二边缘字线与第三边缘字线上的电压也可以取决于擦除电压。在该上下文下，第二边缘字线是第二最靠近选择线的字线，以及第三边缘字线是第三最靠近选择线的字线。例如，施加至第二边缘字线的电压可以随着擦除电压幅值的增加而增加或减少。施加至第二字线的电压可以帮助调节第一边缘字线与第二边缘字线之间的电场。将类似的推理施加至第三边缘字线。下面讨论其他细节。
[0034]示例存储器系统与操作
[0035]适于实现实施方式的存储器系统的一个示例使用NAND闪存架构，其包括在两个选择栅极之间串联连接的多个晶体管。串联连接的晶体管和该选择栅极被称为NAND串。图1A是示出了一个NAND串的顶视图。图1B是图1A的NAND串的等效电路。NAND串包括串联的并且夹在第一选择栅极120与第二选择栅极122之间的四个晶体管，即晶体管100、晶体管102、晶体管104及晶体管106。选择栅极120栅控NAND串与位线126的连接。选择栅极122栅控NAND串与源极线128的连接。通过将适当的电压施加至控制栅极120CG来控制选择栅极120。通过将适当的电压施加至控制栅极122CG来控制选择栅极122。晶体管100、晶体管102、晶体管104及晶体管106中的每个晶体管具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接至(或者是)字线WL3 (其中WL表示“字线”)，控制栅极102CG连接至字线WL2，控制栅极104CG连接至字线WL1，并且控制栅极106CG连接至字线WL0。在一种实施方式中，晶体管100、晶体管102、晶体管104及晶体管106分别是存储元件，也被称为存储器单元。在其他实施方式中，存储元件可以包括多个晶体管或者可以不同于在图1A和图1B中描绘的存储元件。选择栅极120连接至选择线SGD。选择栅极122连接至选择线SGS。
[0036]使用NAND结构的闪存系统的典型架构包括多个NAND串。每个NAND串通过其由选择线SGS控制的源极选择栅极而连接至源极线，并且通过其由选择线SGD控制的漏极选择栅极而连接至其关联的位线。每个位线与经由位线触点连接至该位线的各个NAND串包括存储器单元阵列的列。多个NAND串共享位线。通常，位线在与字线垂直的方向上在NAND串之上延伸并且连接至一个或更多个感测放大器。
[0037]图2A示出了具有很多个NAND串的存储器阵列的三个NAND串202、204和206。图2A的NAND串中的每个串包括两个选择晶体管和四个存储器单元。例如，NAND串202包括选择晶体管220与选择晶体管230，以及存储器单元222、224、226与228。NAND串204包括选择晶体管240与选择晶体管249，以及存储器单元242、244、246与248。每个NAND串通过其选择晶体管(例如选择晶体管230与选择晶体管249)连接至源极线。选择线SGS用于控制源极侧选择栅极。各个NAND串通过选择晶体管220、240等连接至相应的位线，选择晶体管220、240等由选择线SGD控制。在其他实施方式中，选择线不一定需要共用。字线WL3连接至存储器单元222与存储器单元242的控制栅极。字线WL2连接至存储器单元224、存储器单元244以及存储器单元254的控制栅极。字线WLl连接至存储器单元226与存储器单元246的控制栅极。字线WLO连至存储器单元228与存储器单元248的控制栅极。可以看出，每个位线和相应的NAND串包括存储器单元阵列的列。字线(WL3、WL2、WL1及WL0)包括阵列的行。
[0038]图2B是NAND闪存单元的部分阵列的顶视图。该阵列包括位线250与字线252。在位线250 (注意位线与STI结构245不处在同一水平)之间描绘有浅沟隔离层(STI)结构245。注意，图2B没有示出闪存单元的所有其他细节。注意，NAND串可以具有比在图2A与图2B中描绘的存储器单元更少或更多的存储器单元。例如，一些NAND串包括8个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。本文中的讨论不限于NAND串中的任何特定数量的存储器单元。此外，字线可以具有比在图2A与图2B中描绘的存储器单元更多或更少的存储器单元。例如，字线可以包括上千或上万个存储器单元。在本文中的讨论不限于字线中的任何特定数量的存储器单元。
[0039]每个存储元件可以存储数据。例如，当存储一个数字数据位时，存储元件的可能的阈值电压(Vth)的范围被划分成分配有逻辑数据“I”和逻辑数据“O”的两个范围。在NAND类型闪存的一个示例中，在存储元件被擦除之后的Vth是负的，并且被限定为逻辑“I”。在编程操作之后的Vth是正的，并且被限定为逻辑“O”。当Vth是负的并且尝试进行读取时，存储元件将接通以指示正在存储逻辑“I”。当Vth是正的并且尝试进行读取操作时，存储元件将不接通，这指示存储了逻辑“O”。存储元件也可以存储多电平的信息，例如，多个位的数字数据。在这种情况下，Vth值的范围被划分成多个电平的数据。例如，如果存储了四个电平的信息，则存在有被分配给数据值“ 11”、“ 1 ”、“ O I”及“ 00 ”的四个Vth范围。在NAND类型存储器的一个示例中，在擦除操作之后的Vth是负的，并且被限定为“11”。正的Vth值用于状态“10”、状态“01”及状态“00”。被编程到存储元件中的数据与存储元件的阈值电压范围之间的特定关系取决于针对存储元件所采用的数据编码方案。
[0040]当对闪存元件进行编程时，将编程电压施加至存储元件的控制栅极，并且将与存储元件关联的位线接地。来自沟道的电子被注入浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变成负充电，并